㈠ 怎麼設置FPGA的全局時鍾資源
鎖相環(PLL)和混合模式時鍾管理器(MMCM)處理的工作有許多是相同的，比如頻率綜合、內外部時鍾抖動濾波、時鍾去歪斜等。這兩種資源也可用於鏡像、發送或再緩沖時鍾信號。 在深思設計實現細節時，把這些通常用法記在心裡，有助於理清時鍾選擇的思路。對於長期產品發展規劃而言，在制定合適的時鍾策略時，應考慮各個器件系列之間的兼容性。下面讓我們深入了解一下這些時鍾資源。 您可以使用DCM將時鍾源的輸入時鍾信號相乘，生成高頻率時鍾信號。與此類似，可以將來自高頻率時鍾源的輸入時鍾信號相除，生成低頻率時鍾信號。 數字時鍾管理器 顧名思義，數字時鍾管理器(DCM)是一種用於管理時鍾架構並有助於時鍾信號成形和操控的模塊。DCM內含一個延遲鎖相環(DLL)，可根據輸入時鍾信號，去除DCM輸出時鍾信號的歪斜，從而避免時鍾分配延遲。 DLL 內含一個延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時鍾延遲所得。延遲時間取決於延遲元件在延遲鏈路中的位置。這種延遲體現為針對原始時鍾的相位改變或相移，這就是所謂的「數字相移」。圖1所示的即為Virtex-4器件中的典型DCM模塊。根據Virtex-4FPGA用戶指南(UG070，2.6 版本)的介紹，Virtex-4中有三種不同的DCM原語。 一般來說，DLL與PLL類似。但與PLL不同的是DLL不含壓控振盪器(VCO)。PLL會一直存儲相位和頻率信息，而DLL只存儲相位信息。因此，DLL略比PLL穩定。DLL和PLL這兩種類型都可以使用模擬和數字技術設計，或者混合兩種技術設計。但賽靈思器件中的DCM採用全數字化設計。 由於DCM可以在時鍾路徑上引入延遲，比如您就可使用DCM可以精確地為DRAM生成行和列訪問選通信號的時序。與此類似，數據匯流排上的各個數據位可以在不同的時間到達。為了正確對數據位采樣，接收端的時鍾信號必須適當地與所有數據位的到達保持同步。如果接收器使用發射時鍾，可能會要求延遲從發送端到接收端的時鍾信號。 有時設計可能需要一個更高的時鍾頻率來運行FPGA上的邏輯。但是，只有低頻率輸出的時鍾源可以用。此時可以使用DCM將時鍾源的輸入時鍾信號相乘，生成高頻率時鍾信號。與此類似，可以將來自高頻率時鍾源的輸入時鍾信號相除，生成低頻率時鍾信號。這種技術稱為「數字頻率綜合」。 設計人員使用擴頻時鍾並通過調制時鍾信號來降低時鍾信號的峰值電磁輻射。未經調制的時鍾信號的峰值會產生高電磁輻射。但經調制後，電磁輻射被擴展到一系列時鍾頻率上，從而降低了所有頻點的輻射。一般來說，如果需要滿足一定的最大電磁輻射要求和在FPGA上執行高速處理的時候(比如說通信系統中接收器使用的解串器)，就需要使用擴頻時鍾。因此，FPGA中的DCM將乘以輸入擴頻時鍾信號，在內部生成高頻時鍾信號。 DCM的輸出必須准確地跟隨擴頻時鍾，以保持相位和頻率對齊並更新去歪斜和相移。DCM相位和頻率對齊的惡化會降低接收器的歪斜裕量。 建立時鍾的鏡像需要將時鍾信號送出FPGA器件，然後又將它接收回來。可以使用這種方法為多種器件的板級時鍾信號去歪斜。DCM能夠把時鍾信號從FPGA發送到另一個器件。這是因為FPGA的輸入時鍾信號不能直接路由到輸出引腳，沒有這樣的路由路徑可用。如果僅需要發送時鍾信號，那麼使用DCM將時鍾信號發送到輸出引腳，可以確保信號的保真度。另外也可選擇在時鍾信號發送之前，將DCM輸出連接到ODDR觸發器。當然也可以選擇不使用DCM，僅使用ODDR 來發送時鍾信號。往往時鍾驅動器需要將時鍾信號驅動到設計的多個組件。這會增大時鍾驅動器的負荷，導致出現時鍾歪斜及其它問題。在這種情況下，需要採用時鍾緩沖來平衡負載。 時鍾可以連接到FPGA上的一系列邏輯塊上。為確保時鍾信號在遠離時鍾源的寄存器上有合適的上升和下降時間(從而將輸入輸出時延控制在允許的范圍內)，需要在時鍾驅動器和負載之間插入時鍾緩沖器。DCM可用作時鍾輸入引腳和邏輯塊之間的時鍾緩沖器。 最後，還可以使用DCM將輸入時鍾信號轉換為差分I/O標准信號。例如，DCM可以將輸入的LVTTL時鍾信號轉換為LVDS時鍾信號發送出去。
㈡ 什麼是FPGA系統時鍾頻率
就是整個基於FPGA的數字電路的系統主時鍾的頻率。全同步的數字電路設計，一般使用一個全局時鍾，作為驅動所有時序邏輯的主時鍾。但如果設計比較復雜，可能會引入多個主時鍾，即多時鍾域的設計。這時，FPGA系統時鍾頻率約束就默認對應於所有主時鍾的頻率約束。如果希望設定不同的時鍾頻率約束，就必須單獨給每個主時鍾設定約束。
㈢ fpga中全局時鍾與局部時鍾理解
用的資源不一樣，全局時鍾要靠BUFG驅動，將時鍾信號放在時鍾樹上，保證到整個晶元的任意一個觸發器是電延時等長的。局部時鍾靠BUFR驅動，只在一個bank內用。
㈣ 什麼叫FPGA的配置模式FPGA的器件有哪幾種配置模式每一種配置模式有什麼特點FPGA的配置流程如何
大概可以分為主串、主並、從串、從並、JTAG模式等等。很簡單，FPGA主動控制的配置就是主，外部CPU控制的配置就是從，串並你懂的，就是串列還是並行數據進去。JTAG是標準的，CPLD/FPGA都支持的，也可以配置。
配置流程要去看數據手冊，如果是從方式配置，你需要產生一個時序給FPGA，包括時鍾和初始化信號，因為沒幾個腳，很簡單的。
㈤ 到底什麼是FPGA的「全局時鍾」
理論上FPGA的任意一個管腳都可以作為時鍾輸入埠。但是FPGA專門設計了全局時鍾，全局時鍾匯流排是一條專用匯流排，到達片內各部分觸發器的時間最短，所以用全局時鍾晶元工作最可靠，但是如果你設計的時候時鍾太多，FPGA上的全局時鍾管腳用完了就出現不夠用的情況。道聽途說，具體你上網查查吧。
㈥ FPGA為什麼有時候還需要一個時鍾配置晶元提供時鍾
FPGA不像單片機，可以有多個時鍾。
比如編程中always@（posedgeclk1）…always@（posedgeck2）…等等，實現不同部分不同頻率處理。
所以他沒有所謂的默認時鍾，每一個模塊每一個同步處理代碼都是需要自己制定用哪個時鍾的。
㈦ 到底什麼是FPGA的「全局時鍾」
編程時,將fpga分成很多模塊
每個模塊有各自的任務
當然咯,每個模塊也都需要時鍾
一般來說設計都是同步時序電路(反之就是非同步)
所以這些模塊用的都要是同樣的時鍾
這樣時序比較穩定
穩定的時序對於高速的數據處理是很重要的
這個時鍾對所有模塊都一樣,所以就是全局時鍾
FPGA外部有這樣的全局時鍾引腳可以接晶振
但是這種引腳驅動能力有限
一旦模塊較多,就無法全部驅動
你說的"全局時鍾不夠用"就是這個意思