『壹』 如何使用ISE配置鎖相環pll
首先，在ISE14.4中新建一個工程。
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點擊New project...後，會出現create a new project對話框，在標紅的方框內起個名字，英文。
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起好名字後，點擊next。然後出現如下對話框，根據晶元手冊，將標紅的部分，設置正確，點擊next.
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出現如下對話框，不用修改，點擊finish。
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在左上角Hierarchy 方框內，如下圖所示。
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在上圖方框內，右擊，選擇New Source，出現如下對話框。先點擊Verilog
Mole, 再起個名字，再將add to project 勾選上，按照圖片內箭頭一步步進行。然後點擊next。
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出現如下對話框，直接next。
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之後，出現如下對話框，也不用修改，直接點擊finish。
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如下圖所示，可以開始編寫程序設置PLL了。在標紅1處填寫埠，2處寫描述語言。
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如下圖所示，紅色方框內，為要填寫的內容。
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保存後，左上角Hierarchy處，變成如下圖所示，滑鼠右擊pll_test1.v文件。
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右擊pll_test1後，點擊New source ，出現如下對話框，選擇
IP（CORE Generator&Architecture Wizard）,起個名字（此處起名需注意要與程序中子模塊名字一致，如本程序，為pll_ip），勾選上add to project ,點擊next。
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然後出現如下對話框，選擇Clocking Wizard ,點擊next，再點擊finish。
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出現如下圖所示，在標紅的部分，修改為所輸入的時鍾（本例為50），別處不用修改，點擊next。
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然後出現如下對話框，在紅框1中選擇要輸出的埠，紅框2中修改要輸出的值，然後點擊next。
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第三頁不用修改，直接點擊next，第四頁與不用修改，直接點擊next，第五頁也不用修改，直接點擊next，第六頁也不用修改，點擊generate.在下圖中標紅部分看頁數。
OK，到這時就已經完成工作啦，自己添加UCF文件，下載到板子上試試吧。
『貳』 ISE 12.2如何配管腳啊，如何快速學習ISE12.2呢，誰有教程嗎，麻煩高手指導一下
建立一個implementation constraints file的文件
裡面管腳的配置正敏方乎培式是歲清唯 net 「管腳名」=loc 「地址名」；
『叄』 chipscope怎麼添加輸出引腳
Xilinx ISE開發工具中的ChipScope工具就相當於AlteraQuatusII中的SignalTap II，能夠捕捉FPGA內部的信號，方便了調試過程。隨著FPGA設計復雜程度越來越高，晶元內部邏輯分析功能顯得越來越重要。硬體層次上的邏輯分析儀價格十分昂貴，而且操作比較復雜。目前，FPGA晶元的兩大供應商都為自己的FPGA晶元提供了軟體層面上的邏輯分析儀，可以幫助我們在線分析晶元內部邏輯。
我在調試過程中常常遇到的一個問題搏凱就是，xilinx工具在邏輯綜合的過程中，將自己RTL代碼中的很多變數都優化掉了，使得調試的抓信號的過程很糾結。現在我就跟大家分享一下我的方法（ISE版本為14.3）。
第一種方法：更改優化選項設置。
在ChipScope中添加一些引腳的信號，但列表中並沒有顯示，原因是綜合基氏喚的地方沒設置好，應該將XST的屬性設置成如下：keep hierarchy處為YES。
第二種方法：在RTL代碼中進行一些聲明。
對於wire型號，對於ISE12.3以後的版本，XST綜合，可以使用(* KEEP="TRUE"*) wire [15:0] AD_reg;這樣的聲明，就可以在查找信號的信號找到wire類型的AD_reg信號進行觀察。
使用方法示例如下圖：
第三種方法：做一些不會被優化掉的冗餘邏輯使想查看的信號不被優化掉。
如果某些信號使用了上面的兩種方法還是不行的話，可是常常加一些冗餘邏輯。加需要觀察的核判信號打個節拍，然後接到引腳上，這時的信號是不會被優化掉的。在FPGA設計中常常都有一些空閑的引腳或者調試使用的引腳，將冗餘邏輯的輸出接到這些引腳上即可。
希望分享的經驗能夠幫助大家，在調試過程中更加順利無阻。
『肆』 在ise中怎麼分配管腳
老六-fpga
首先要寫UCF文件。在ucf文件編輯一般格式：NET 「埠」 LOC = 引腳編號|標准電壓。引腳編號看技術手冊擾稿槐即可（對應你用的板子的技術手冊）。標准電壓的話在板子的電路圖中可以找到，就是bankX相對應的電壓（一般緩友在電路圖的最後一頁），希望你能採納。
userwjp-263927
LS說的約束文件的確是一個很簡單的方法，管理起來也很容易。
如果你實在不願意用程序的方式來分配，當然也是可以的。（其實我個人更加推薦約束文件的方式。）
現在的ISE里有一個叫做PlanAhead的工具，可以通過GUI的方式來分配管敬隱腳。
『伍』 ise 綁定管腳對於不需要的引腳怎麼處理
右鍵 Generate Programming這一項，選擇在右下角Property display Level一欄， 選氏岩擇Advanced，滾唯然後如下圖填上-g UnconstrainedPins:Allow 就可以了。殲備御
『陸』 xilinx ise 編程引腳設置
p是positive
n是negative
分別為差分信號的正端和負端，如果不陵局理解尺空讓請網路「『差分信號』」
loc後面的是FPGA的管教名稱，看fpga的datasheet可以知道後面的符號代表哪個引腳
比如"A2"有可能是是虧凱A行第二列的引腳，或者A列第二行的引腳
『柒』 你好，用verilog設計一個4位BCD碼計數器的，請問怎麼指定管腳呢
指定管腳信運不是用verilog來實現的。
quartusII，有個pin按鈕，當編譯實現完成後，會自動生成埠信號，然後你對應硬體的編滑啟梁號填進去即可，順便設置電壓標准。ISE類似，只不過ISE可以用描述語言寫成.ucf文件來指定旁沖管腳。
『捌』 ise中怎麼將fpga管腳設置成高組態
默認就是高阻態
『玖』 ise里怎麼把管腳拉成低電平
ise里怎麼把管腳拉成低電平，拉管腳是有正確的方式的，操作的汪答時候一定要按照正確的方法去操作，不然的話拉出來是要不成的。下面是具體的操作方法
1.先開啟引腳外部時鍾，才能調用引腳，初始化辯槐如下困灶慧（庫函數）
void KEY_GPIO_Config(void) { //定義一個GPIO_InitTypeDef 類型的結構體 GPIO_InitTypeDef GPIO_InitStructure; RCC_AHBPeriphClockCmd(RCC_AHBPeriph_GPIOA,ENABLE);//開啟GPIOC的外設時鍾 GPIO_InitStructure.GPIO_Pin = GPIO_Pin_6;//選擇要用的GPIO引腳 GPIO_InitStructure.GPIO_Mode = GPIO_Mode_IN; GPIO_InitStructure.GPIO_PuPd = GPIO_PuPd_UP; //設置引腳模式為上拉輸入模式 GPIO_Init(GPIOA, &GPIO_InitStructure); //調用庫函數，初始化GPIO }
2、然後才可以拉高拉低電平
GPIO_ResetBits(GPIOA, GPIO_Pin_6); GPIO_SetBits(GPIOA, GPIO_Pin_6);
『拾』 fpga未使用的管腳放在匯流排上如何設置管腳類型,不影響匯流排
如果是 Xilinx ISE 的話，在左側Design窗口中的generate programming file按鈕那裡，右鍵點擊，彈出菜單中的process properties選項卡里，有unused IOB的屬性配置，即未用管腳熟悉配置，可選擇為上拉，下拉或者懸空，你可以根據需要配置這個熟悉。
如果匯流排上的使能信號是低電平有效的，建議將默認unused IOB屬性配置為 Pull Up即上拉，當然，具體配置啥還是要看你的系統中怎麼要求的