❶ vivado怎麼看設計最小周期
很高興告訴你！
自從去年10月Xilinx發布ISE147之後，ISE套件便暫時沒有了更新計劃，相當於進入了軟體生命中的「中年」；而當初在2012x版本還作為ISE套件中的一個組件的Vivado，此時已經如早上8、9點鍾的太陽一樣冉冉升起：因為隨著FPGA/SOC製造工藝、硬體單規模和設計方法的不斷改進，傳統的基於ISE的設計方法已經逐漸不能滿足我們的要求了。所以針對新的Artix-7/Kintex-7/Virtex-7晶元，Xilinx都建議我們使用全新設計的Vivado套件來進行開發（使用Spartan-6的筒子可以在新設計中考慮向Artix-7過渡了）。此外，因為ISE套件已經沒有升級計劃表，所以對新的作系統也無法支持了，例如在Win8/81上面，ISE147幾乎無法完美運行，而從Vivado20141版本就開始全面支持了。
直觀的來看，我理解的Vivado套件，相當於把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多個獨立的套件集合在一個Vivado設計環境中，在這個集合的設計流程下，不同的設計階段我們採用不同的工具來完成，此時Vivado可以自動變化菜單、工具欄，可以顯著提高效率：因為不需要在多個軟體間來回切換、調用，白白浪大量的時間。基於Vivado IP集成器（IPI），則把我們對硬體的配置更好地集成到我們的設計中，既極大地提高了對IP的使用和管理，也幫助我們減小了軟體和硬體（例如ZYNQ器件的PS）之間的隔閡。Vivado HLS則可以把現有的C代碼，在一些特定的規范下直接轉換為可綜合的邏輯，這也將極大地提高我們實現和移植現有演算法的速度。
因為Vivado套件較為復雜，所以先用一個對比測試，來檢驗一下它們之間的性能差別。採用的測試環境是：
作系統：win7 sp1x64
CPU：I7-4770k，開啟超線程，全部超頻至43GHz
ISE： 147
Vivado：20141
使用的晶元：ZYNQ系列中的xc7z020-clg400-2（設計全部在PL中實現）
待測試程序：一個用來做實時模擬的模型（算下來有140424行Verilog代碼）。為了減小硬碟的延遲影響，作系統和軟體都安裝在SSD上面，而把工程文件放在RAMdisk上面（因為綜合、實現的過程都需要大量的小文件讀取作）。
運行的測試：輸入正確的工程，但是清理所有工程文件，這樣就可以從0開始完成所有的綜合、翻譯、映射、布局布線和升級bit流文件的所有作；使用的策略則全部用默認策略。
首先，在ISE上運行，測試開始時間是7：33：10，生成bit文件的時間是7：37：01，共花了231秒。
然後，在Vivado上運行。為了方便測試，在Vivado套件里直接導入ISE的工程，源文件都可以正常導入，但是約束文件需要重新配置，因為ISE使用的ucf格式，而Vivado則升級為更先進的xdc格式，需要全部重寫約束文件。不過這也不是特別困難的事情，例如管腳約束的轉換就比較容易：
例如，ucf為：
NET "gateway_out1[0]" LOC = Y12;
NET "gateway_out1[0]" IOSTANDARD = LVCMOS18;
xdc則為：
set_property PACKAGE_PIN Y12 [get_ports {gateway_out1[0]}]
set_property IOSTANDARD LVCMOS18 [get_ports {gateway_out1[0]}]
為了快速轉換，用查找/替換可以較快的完成其中的一部分轉換。
然後在Vivado中點擊reset runs，如圖1所示，這樣會清除所有潛在的已經生成的結果（清除綜合的結果時可以選擇自動清除實現的結果）。
圖1 reset runs
為了分發揮Vivado套件的潛力，在tcl console里輸入下面的腳本：
set_param generalmaxThreads 8
這樣就可以分發揮最大的CPU潛力了（例如DRC檢查可以使用全部的線程進行並行作）。然後運行產生比特流的作，開始時間是8：15：20，生成bit文件的時間是8：17：12，共花了112秒。
對比ISE的231秒，可以看出Vivado使用的時間只有ISE的485%。俗話說，「時間就是金」，「效率就是生命」，Vivado只用了不到ISE一半的時間就完成了這個復雜工程的全部實現過程，數據非常有說服力。當然Vivado使用的內存貌似比ISE多了幾百MB，但是對於現在配置中等的機器都可以達到8GB內存的情況下，這點內存的差距還是可以忽略的。（好馬配好鞍，電腦的這點投資和高端的晶元帶來的性能提升和time-to-market減小相
❷ ISE軟體怎麼進行xilinx的FPGA晶元資源的估算是綜合，布局布線後，還是其他環節，哪個窗口觀察
在布局布線之後，點擊Project->Design Summary/Reports，或者直接點擊工具欄中的「∑」符號，就可以在Device Utilization Summary窗口中看到FPGA的資源佔用情況了。
❸ Xilinx ISE軟體裡面Block Memory Generator設置出錯
大小為6.42KB是能放下的，但是這是壓縮後的容量，425*260即使是單像素8bit，也有100KB左右，肯定是放不下的，存放圖片或者大容量數據，你應該優先考慮flash，spi 配置flash也可以利用
❹ xilinx ise10.1問題
是下載線是USB的還是並口的？
若是USB的，如果開發板和下載線都沒問題，下載配置也沒問題，則可能是USB驅動的問題，如果剛裝過其他版本的ISE則可能導致上述問題，最簡單的方法就是卸載後重裝ISE。
還有可能是開發板上的跳線沒搞對，下載模式的問題
❺ ISE寫好程序後如何查看電路
先check syntax（檢查語法），通過後，沒有問題就可以synthesize（綜合），然後就可以看到rtl級的原理圖，在左邊processes的框框裡面，點synthesize裡面的VIEW ,
❻ ISE12.3的IMPACT下拉菜單中沒有direct SPI configuration怎麼把他弄出來啊 但是ISE9.1裡面是有的
滑鼠雙擊「Boundary Scan」
單擊滑鼠右鍵，選擇第三項「Initialize Chain」
雙擊晶元模型上的「SPI」，加入要寫入的目標代碼。
加入目標代碼後，彈出的對話選擇AT45DB161D（晶元類型）
❼ 如何在ise中查看已經綜合好的電路的時間（速度）和空間（面積）性能
design summary窗口裡的design overview（summary&statis timing）
design summary窗口裡的detailed reports提供詳細信息
注意 有些detailed reports默認是不生成的 如果想看需要在implementation properties里開啟選項
❽ Quartus II軟體與ISE軟體分別是干什麼用的
Quartus II 是Altera公司的綜合性CPLD/FPGA開發軟體，可以完成從設計輸入到硬體配置的完整PLD設計流程，內嵌自有的綜合器以及模擬器，有原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設計輸入形式。
ISE是Xilinx公司的硬體設計工具。通過和DSP Builder工具與Matlab/Simulink相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟體開發、可編程邏輯設計於一體，是一種綜合性的開發平台。
(8)如何查ise軟體的配置速率擴展閱讀：
Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。
❾ 初學ISE開發FPGA遇到點問題，希望高手可以幫忙解惑。
1、speed是指在同一型號的FPGA有不同速度等級的，FPGA的spec會講到，這個對你的程序一般不會有影響；
2、ISE 的程序燒錄是採用Xilinx iMPACT來完成的，沒有集成到ISE內，至於那個FLASH的型號，你不要選擇，打開iMPACT，連接FPGA與電腦，然後新建工程，自動就可以掃描到你的FPGA和FLASH型號，這個時候你就可以選擇燒錄FPGA還是FLASH了；
3、vhdl-93和vhdl-200x是兩種不同的語言版本，vhdl-200x提供了一些新的關鍵字定義，有興趣的話可以研究下。
希望能幫到你。