Ⅰ 在Xilinx ISE中用ISE-Simulator模擬如何設置激勵信號時
在ISE的工具欄上有一個小燈泡圖標，裡面有各種代碼例子，也包括你想要的模擬程序。
另外，在ise中建立模擬模版的時候有些激勵信號能夠自動生成，比如時鍾。
Ⅱ 在ISE中如何通過一個輸入時鍾信號產生多個時鍾信號
分頻啊
Ⅲ 如何使用ISE配置鎖相環pll
首先，在ISE14.4中新建一個工程。
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點擊New project...後，會出現create a new project對話框，在標紅的方框內起個名字，英文。
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起好名字後，點擊next。然後出現如下對話框，根據晶元手冊，將標紅的部分，設置正確，點擊next.
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出現如下對話框，不用修改，點擊finish。
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在左上角Hierarchy 方框內，如下圖所示。
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在上圖方框內，右擊，選擇New Source，出現如下對話框。先點擊Verilog
Mole, 再起個名字，再將add to project 勾選上，按照圖片內箭頭一步步進行。然後點擊next。
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出現如下對話框，直接next。
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之後，出現如下對話框，也不用修改，直接點擊finish。
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如下圖所示，可以開始編寫程序設置PLL了。在標紅1處填寫埠，2處寫描述語言。
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如下圖所示，紅色方框內，為要填寫的內容。
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保存後，左上角Hierarchy處，變成如下圖所示，滑鼠右擊pll_test1.v文件。
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右擊pll_test1後，點擊New source ，出現如下對話框，選擇
IP（CORE Generator&Architecture Wizard）,起個名字（此處起名需注意要與程序中子模塊名字一致，如本程序，為pll_ip），勾選上add to project ,點擊next。
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然後出現如下對話框，選擇Clocking Wizard ,點擊next，再點擊finish。
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出現如下圖所示，在標紅的部分，修改為所輸入的時鍾（本例為50），別處不用修改，點擊next。
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然後出現如下對話框，在紅框1中選擇要輸出的埠，紅框2中修改要輸出的值，然後點擊next。
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第三頁不用修改，直接點擊next，第四頁與不用修改，直接點擊next，第五頁也不用修改，直接點擊next，第六頁也不用修改，點擊generate.在下圖中標紅部分看頁數。
OK，到這時就已經完成工作啦，自己添加UCF文件，下載到板子上試試吧。
Ⅳ 急！ise 的UCF如何設置一個100M的時鍾
NET "pin_sysclk_i" LOC = AD12 | TNM_NET = pin_sysclk_i; 試一下分成兩行寫
NET "pin_sysclk_i" LOC = AD12;
NET "pin_sysclk_i" TNM_NET=pin_sysclk_i;
Ⅳ VHDL的程序裡面沒有設置時鍾信號的，為什麼ise軟體模擬出來就會把其它的信號（如en）變成時鍾信號急急急
ise模擬是不會自動把en變成時鍾信號的，可能是你的testbench文件寫得有問題吧
Ⅵ 關於ISE14.7 時鍾IP核使用 輸出時鍾恆為0
ise14.7時鍾IP核的RESET引腳，是低電平有效，這邊reset置高的話輸出當然為零啦。建議翻下IP核的手冊。
Ⅶ ISE軟體中測試時怎麼給一個時鍾信號
編寫TestFiture，編輯一個周期取反信號做時鍾
Ⅷ 我想用ISE 中的SPARTAN-6晶元寫一個全局時鍾，PLL的，輸入100MHz，輸出10M，我想用它的IP_core
spartan6裡面雖然含有獨立的PLL和DCM，但是已經不直接支持你通過IPcore獨立的使用了，取而代之是叫做「Clocking Wizard」，它幫你決定是用pll還是dcm還是全用。
如果你執意用pll，只能通過原語，pll原語如下：
PLL_BASE #(
.BANDWIDTH("OPTIMIZED"), // "HIGH", "LOW" or "OPTIMIZED"
.CLKFBOUT_MULT(1), // Multiply value for all CLKOUT clock outputs (1-64)
.CLKFBOUT_PHASE(0.0), // Phase offset in degrees of the clock feedback output (0.0-360.0).
.CLKIN_PERIOD(0.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30
// MHz).
// CLKOUT0_DIVIDE - CLKOUT5_DIVIDE: Divide amount for CLKOUT# clock output (1-128)
.CLKOUT0_DIVIDE(1),
.CLKOUT1_DIVIDE(1),
.CLKOUT2_DIVIDE(1),
.CLKOUT3_DIVIDE(1),
.CLKOUT4_DIVIDE(1),
.CLKOUT5_DIVIDE(1),
// CLKOUT0_DUTY_CYCLE - CLKOUT5_DUTY_CYCLE: Duty cycle for CLKOUT# clock output (0.01-0.99).
.CLKOUT0_DUTY_CYCLE(0.5),
.CLKOUT1_DUTY_CYCLE(0.5),
.CLKOUT2_DUTY_CYCLE(0.5),
.CLKOUT3_DUTY_CYCLE(0.5),
.CLKOUT4_DUTY_CYCLE(0.5),
.CLKOUT5_DUTY_CYCLE(0.5),
// CLKOUT0_PHASE - CLKOUT5_PHASE: Output phase relationship for CLKOUT# clock output (-360.0-360.0).
.CLKOUT0_PHASE(0.0),
.CLKOUT1_PHASE(0.0),
.CLKOUT2_PHASE(0.0),
.CLKOUT3_PHASE(0.0),
.CLKOUT4_PHASE(0.0),
.CLKOUT5_PHASE(0.0),
.CLK_FEEDBACK("CLKFBOUT"), // Clock source to drive CLKFBIN ("CLKFBOUT" or "CLKOUT0")
.COMPENSATION("SYSTEM_SYNCHRONOUS"), // "SYSTEM_SYNCHRONOUS", "SOURCE_SYNCHRONOUS", "EXTERNAL"
.DIVCLK_DIVIDE(1), // Division value for all output clocks (1-52)
.REF_JITTER(0.1), // Reference Clock Jitter in UI (0.000-0.999).
.RESET_ON_LOSS_OF_LOCK("FALSE") // Must be set to FALSE
)
PLL_BASE_inst (
.CLKFBOUT(CLKFBOUT), // 1-bit output: PLL_BASE feedback output
// CLKOUT0 - CLKOUT5: 1-bit (each) output: Clock outputs
.CLKOUT0(CLKOUT0),
.CLKOUT1(CLKOUT1),
.CLKOUT2(CLKOUT2),
.CLKOUT3(CLKOUT3),
.CLKOUT4(CLKOUT4),
.CLKOUT5(CLKOUT5),
.LOCKED(LOCKED), // 1-bit output: PLL_BASE lock status output
.CLKFBIN(CLKFBIN), // 1-bit input: Feedback clock input
.CLKIN(CLKIN), // 1-bit input: Clock input
.RST(RST) // 1-bit input: Reset input
);
// End of PLL_BASE_inst instantiation
請確定你的需求再聯系
Ⅸ 純組合邏輯電路做後端，怎麼添加約束和時鍾
最基本的約束是管腳約束，讓你的邏輯通過對應的io連接到電路板上面對應的外設。
然後是時鍾約束，告訴ise布局布線要滿足的時序要求;
還有區域約束，相當於手工布局，以優化時序設計。
Ⅹ 誠心求教：ISE中關於時鍾的約束問題。
全局時鍾必須接入擁有GC熟悉的IO。
如果實在不能用GC，那麼可以將這個非GC先接入IBUF，再接入BUFG。但是這么做，高頻的時鍾延時不可預測。