❶ 快表TLB和高速緩沖存儲器cache有什麼區別
1、快表TLB： 用於虛擬存儲技術，是為了加快輔存向主存的地址映射速度（主存—輔存系統）
2、高速緩存器cache：用於解決CPU與主存速度不匹配問題。（CPU—主存系統）
2.1、cache補充：因為CPU速度遠高於主存，主存跟不上，導致CPU的大量時間在等待主存，效率低下。因為cache速度介於CPU與主存之間，價格也介於兩者之間，所以人們在CPU與主存之間添加「高速緩沖器cache」來緩解速度不匹配問題。
總的來說，兩者屬於兩個不同的系統層次，功能也不同。
❷ 快表TLB和高速緩沖存儲器cache有什麼區別
作用不同，TLB主雹罩要用於頁表緩存，cpu
cache通常有好幾級，緩存內存數據掘肆大副判豎本，一般比TLB大多了，速度都是非常快的。
❸ CPU Cache
title: CPU Cache
date: 2019-11-17 20:20:30
keywords: cache "CPU cache" "三級緩存" 緩存映射 cache原理 多級cache TLB
引入 Cache 的理論基礎是程序局部性原理，包括時間局部性和空間局部性。時間局部性原理即最近被CPU訪問的數據，短期內CPU 還要訪問（時間）；空間局部性即被CPU訪問的數據附近的數據，CPU短期內還要訪問（空間）。因此如果將剛剛訪問過的數據緩存在一個速度比主存快得多的存儲中，那下次訪問時，可以直接從這個存儲中取，其速度可以得到數量級的提高。
CPU緩存是（Cache Memory）位於CPU與內存之間的臨時存儲器，它的容量比內存小但交換速度快。在緩存中的數據是內存中的一小部分，但這一小部分是短時間內CPU即將訪問的，當CPU調用大量數據時，就可避開內存直接從緩存中調用，從而加快讀取速度。
在CPU中加入緩存是一種高效的解決方案，是對於存儲器件成本更低，速度更快這兩個互相矛盾的目標的一個最優解決方案，這樣整個內存儲器（緩存+內存）就變成了既有緩存的高速度，又有內存的大容量的存儲系統了。緩存對CPU的性能影響很大，主要是因為CPU的數據交換順序和CPU與緩存間的帶寬引起的。
下圖是一個典型的存儲器層次結構，我們可以看到一共使用了三級緩存
各級存儲訪問延遲的對比
介於CPU和主存儲器間的高速小容量存儲器，由靜態存儲晶元SRAM組成，容量較小但比主存DRAM技術更加昂貴而快速， 接近於CPU的速度。CPU往往需要重復讀取同樣的數據塊， Cache的引入與緩存容量的增大，可以大幅提升CPU內部讀取數據的命中率，從而提高系統性能。通常由高速存儲器、聯想存儲器、地址轉換部件、替換部件等組成。如圖所示。
早期採用外部（Off-chip）Cache，不做在CPU內而是獨立設置一個Cache。現在採用片內（On-chip）Cache，將Cache和CPU作在一個晶元上，且採用多級Cache，同時使用L1 Cache和L2 Cache，甚至有L3 Cache。
上圖顯示了最簡單的緩存配置。它對應著最早期使用CPU cache的系統的架構。CPU內核不再直接連接到主內存。所有的數據載入和存儲都必須經過緩存。CPU核心與緩存之間的連接是一種特殊的快速連接。在一個簡化的表示中，主存和高速緩存連接到系統匯流排，該系統匯流排也可用於與系統的其他組件進行通信。我們引入了系統匯流排（現代叫做「FSB」）。
引入緩存後不久，系統變得更加復雜。高速緩存和主存之間的速度差異再次增大，使得另一個級別的高速緩存不得不被添加進來，它比第一級高速緩存更大且更慢。出於經濟原因，僅增加第一級緩存的大小不是一種選擇。今天，甚至有機器在生產環境中使用了三級緩存。帶有這種處理器的系統如圖下所示。隨著單個CPU的內核數量的增加，未來的緩存級別數量可能會增加。現在已經出現了擁有四級cache的處理器了。
上圖展示了三級緩存的結構。L1d是一級數據cache，L1i是一級指令cache。請注意，這只是一個示意圖; 現實中的數據流從core到主存的過程中不需要經過任何更高級別的cache。CPU設計人員有很大的自由來設計cache的介面。對於程序員來說，這些設計選擇是不可見的。
另外，我們有擁有多個core的處理器，每個core可以有多個「線程」。核心和線程之間的區別在於，獨立的核心具有所有硬體資源的獨立的副本，早期的多核處理器，甚至具有單獨的第二級緩存而沒有第三級緩存。核心可以完全獨立運行，除非它們在同一時間使用相同的資源，例如與外部的連接。另一方面，線程們共享幾乎所有的處理器資源。英特爾的線程實現只為線程提供單獨的寄存器，甚至是有限的，還有一些寄存器是共享的。
一個現代CPU的完整概貌如圖所示。
由於cache中對應的都是主存地址，即物理地址，在cqu查看具體數據是否在cache中時，如果CPU傳送過來的地址時一個虛擬地址，需要將其轉換成實際物理地址再到cache中去尋找。Cache的實現需要TLB的幫助。可以說TLB命中是Cache命中的基本條件。TLB不命中，會更新TLB項，這個代價非常大，Cache命中的好處基本都沒有了。在TLB命中的情況下，物理地址才能夠被選出，Cache的命中與否才能夠達成。
TLB是一個內存管理單元用於改進虛擬地址到物理地址轉換速度的緩存。TLB是位於內存中的頁表的cache，如果沒有TLB，則每次取數據都需要兩次訪問內存,即查頁表獲得物理地址和取數據。
當cpu對數據進行讀請求時,CPU根據虛擬地址(前20位)到TLB中查找.TLB中保存著虛擬地址(前20位)和頁框號的對映關系,如果匹配到虛擬地址就可以迅速找到頁框號(頁框號可以理解為頁表項),通過頁框號與虛擬地址後12位的偏移組合得到最終的物理地址.
如果沒在TLB中匹配到虛擬地址,就出現TLB丟失,需要到頁表中查詢頁表項,如果不在頁表中,說明要讀取的內容不在內存,需要到磁碟讀取.
TLB是MMU中的一塊高速緩存,也是一種Cache.在分頁機制中,TLB中的數據和頁表的數據關聯,不是由處理器維護,而是由OS來維護,TLB的刷新是通過裝入處理器中的CR3寄存器來完成.如果MMU發現在TLB中沒有命中,它在常規的頁表查找後,用找到的頁表項替換TLB中的一個條目.
當進程進行上下文切換時重新設置cr3寄存器,並且刷新tlb.
有兩種情況可以避免刷tlb.
第一種情況是使用相同頁表的進程切換.
第二種情況是普通進程切換到內核線程.
lazy-tlb(懶惰模式)的技術是為了避免進程切換導致tlb被刷新.
當普通進程切換到內核線程時,系統進入lazy-tlb模式,切到普通進程時退出該模式.
cache是為了解決處理器與慢速DRAM(慢速DRAM即內存)設備之間巨大的速度差異而出現的。cache屬於硬體系統,linux不能管理cache.但會提供flush整個cache的介面.
cache分為一級cache,二級cache,三級cache等等.一級cache與cpu處於同一個指令周期.
CPU從來不從DRAM直接讀/寫位元組或字,從CPU到DRAM的每次讀或寫的第一步都要經過L1 cache,每次以整數行讀或寫到DRAM中.Cache Line是cache與DRAM同步的最小單位.典型的虛擬內存頁面大小為4KB,而典型的Cache line通常的大小為32或64位元組.
CPU 讀/寫內存都要通過Cache,如果數據不在Cache中,需要把數據以Cache Line為單位去填充到Cache,即使是讀/寫一個位元組.CPU 不存在直接讀/寫內存的情況,每次讀/寫內存都要經過Cache.
緩存里有的數據，主存中一定存在。
一級緩存中還分數據緩存（data cache，d-cache）和指令緩存（instruction cache，i-cache）。二者分別用來存放數據和執行這些數據的指令，而且兩者可以同時被cpu訪問，所以一級cache間數據時獨立的。
一級沒有的數據二級可能有也可能沒有。因為一級緩存miss會接著訪問二級緩存。
一級有二級一定有，三級也一定有。因為一級的數據從二級中讀上來的。在一級缺失二級命中時發生。
二級沒有的數據三級可能有也可能沒有。因為二級確實會接著訪問三級緩存。找不到會繼續訪問主存。
二級有的數據三級一定有。在二級缺失三級命中時，數據會從三級緩存提到二級緩存。
三級沒有的數據，主存可能有也可能沒有。三級緩存缺失，會訪問主存，主存也缺失就要從外存訪問數據了。
三級緩存有的數據主存一定有。因為在三級缺失主存命中時，數據會從主存提到三級緩存中來。
一級緩存就是指CPU第一層級的高速緩存，主要是為了緩存指令和緩存數據，一級緩存的容量對CPU性能影響非常大，但是因為成本太高，所以一般容量特別小，也就256KB左右。
二級緩存是CPU第二層級的高速緩存，對於CPU來說，二級緩存容量越大越好，它是直接影響CPU性能的，CPU每個核心都會有自己的緩存，一個CPU的二級緩存容量是所有核心二級緩存容量的總和。
三級緩存就是CPU第三層級的高速緩存，主要是為了降低與內存進行數據傳輸時的延遲問題，三級緩存與一二級不同，三級緩存只有一個，它是所有核心共享，所以在CPU參數中可以看到，三級緩存相對於其他兩級緩存來說都很大。
由於緩存的設置與OS無關且透明，所以對於不同的體系架構下不同的處理器對待緩存區域的處理和方式都不同，不同的處理器也有不同的緩存設置值。從主流的處理器cache大小來看，一般一個cache line的大小都是固定的64B左右，這是經過經驗得到的比較合理的大小，一般一級cache大小在數十KB左右，二級cache大小在數十到數百KB左右，而L3 cache大小在數MB左右。
由於三級cache一般來說是運用於擁有多核的處理器，對於單核處理器來說二級cache就能夠足夠保持夠高的cache命中率。所以一般的三級cache一般只針對於多核處理器。L1和L2級cache是處理器核所單獨的內容。L1又可以看成是L2的cache。L2可以看成是L3級cache的cache。所以我們分兩個部分討論數據放置與數據淘汰策略。
各級cache間的數據放置策略主要有三種。直接相連映射，全相聯映射和組相聯映射。將一個主存塊存儲到唯一的一個Cache行。對應的大小都是一個cache line的大小，一般來說是64B。
多對一的映射關系，但一個主存塊只能拷貝到cache的一個特定行位置上去。cache的行號i和主存的塊號j有如下函數關系：i=j mod m（m為cache中的總行數）。
可以將一個主存塊存儲到任意一個Cache行。
主存的一個塊直接拷貝到cache中的任意一行上
可以將一個主存塊存儲到唯一的一個Cache組中任意一個行。
將cache分成u組，每組v行，主存塊存放到哪個組是固定的，至於存到該組哪一行是靈活的，即有如下函數關系：cache總行數m＝u×v 組號q＝j mod u
組間採用直接映射，組內為全相聯。硬體較簡單，速度較快，命中率較高。是現代處理器中一般所常用的映射方式。
Cache工作原理要求它盡量保存最新數據，當從主存向Cache傳送一個新塊，而Cache中可用位置已被占滿時，就會產生Cache替換的問題。
常用的替換演算法有下面三種。
LFU（Least Frequently Used，最不經常使用）演算法將一段時間內被訪問次數最少的那個塊替換出去。每塊設置一個計數器，從0開始計數，每訪問一次，被訪塊的計數器就增1。當需要替換時，將計數值最小的塊換出，同時將所有塊的計數器都清零。
這種演算法將計數周期限定在對這些特定塊兩次替換之間的間隔時間內，不能嚴格反映近期訪問情況，新調入的塊很容易被替換出去。
LRU（Least Recently Used，近期最少使用）演算法是把CPU近期最少使用的塊替換出去。這種替換方法需要隨時記錄Cache中各塊的使用情況，以便確定哪個塊是近期最少使用的塊。每塊也設置一個計數器，Cache每命中一次，命中塊計數器清零，其他各塊計數器增1。當需要替換時，將計數值最大的塊換出。
LRU演算法相對合理，但實現起來比較復雜，系統開銷較大。這種演算法保護了剛調入Cache的新數據塊，具有較高的命中率。LRU演算法不能肯定調出去的塊近期不會再被使用，所以這種替換演算法不能算作最合理、最優秀的演算法。但是研究表明，採用這種演算法可使Cache的命中率達到90%左右。
最簡單的替換演算法是隨機替換。隨機替換演算法完全不管Cache的情況，簡單地根據一個隨機數選擇一塊替換出去。隨機替換演算法在硬體上容易實現，且速度也比前兩種演算法快。缺點則是降低了命中率和Cache工作效率。
處理器微架構訪問Cache的方法與訪問主存儲器有類似之處。主存儲器使用地址編碼方式，微架構可以地址定址方式訪問這些存儲器。Cache也使用了類似的地址編碼方式，微架構也是使用這些地址操縱著各級Cache，可以將數據寫入Cache，也可以從Cache中讀出內容。只是這一切微架構針對Cache的操作並不是簡單的地址訪問操作。為簡化起見，我們忽略各類Virtual Cache，討論最基礎的Cache訪問操作，並藉此討論CPU如何使用TLB完成虛實地址轉換，最終完成對Cache的讀寫操作。
Cache的存在使得CPU Core的存儲器讀寫操作略微顯得復雜。CPU Core在進行存儲器方式時，首先使用EPN(Effective Page Number)進行虛實地址轉換，並同時使用CLN(Cache Line Number)查找合適的Cache Block。這兩個步驟可以同時進行。在使用Virtual Cache時，還可以使用虛擬地址對Cache進行定址。為簡化起見，我們並不考慮Virtual Cache的實現細節。
EPN經過轉換後得到VPN，之後在TLB中查找並得到最終的RPN(Real Page Number)。如果期間發生了TLB Miss，將帶來一系列的嚴重的系統懲罰，我們只討論TLB Hit的情況，此時將很快獲得合適的RPN，並依此得到PA(Physical Address)。
在多數處理器微架構中，Cache由多行多列組成，使用CLN進行索引最終可以得到一個完整的Cache Block。但是在這個Cache Block中的數據並不一定是CPU Core所需要的。因此有必要進行一些檢查，將Cache Block中存放的Address與通過虛實地址轉換得到的PA進行地址比較(Compare Address)。如果結果相同而且狀態位匹配，則表明Cache Hit。此時微架構再經過Byte Select and Align部件最終獲得所需要的數據。如果發生Cache Miss，CPU需要使用PA進一步索引主存儲器獲得最終的數據。
由上文的分析，我們可以發現，一個Cache Block由預先存放的地址信息，狀態位和數據單元組成。一個Cache由多個這樣的Cache Block組成，在不同的微架構中，可以使用不同的Cache Block組成結構。我們首先分析單個Cache Block的組成結構。單個Cache Block由Tag欄位，狀態位和數據單元組成，如圖所示。
其中Data欄位存放該Cache Block中的數據，在多數處理器微架構中，其大小為32或者64位元組。Status欄位存放當前Cache Block的狀態，在多數處理器系統中，這個狀態欄位包含MESI，MOESI或者MESIF這些狀態信息，在有些微架構的Cache Block中，還存在一個L位，表示當前Cache Block是否可以鎖定。許多將Cache模擬成SRAM的微架構就是利用了這個L位。有關MOESIFL這些狀態位的說明將在下文中詳細描述。在多核處理器和復雜的Cache Hierarchy環境下，狀態信息遠不止MOESIF。
RAT(Real Address Tag)記錄在該Cache Block中存放的Data欄位與那個地址相關，在RAT中存放的是部分物理地址信息，雖然在一個CPU中物理地址可能有40，46或者48位，但是在Cache中並不需要存放全部地址信息。因為從Cache的角度上看，CPU使用的地址被分解成為了若干段，如圖所示。
這個地址也可以理解為CPU訪問Cache使用的地址，由多個數據段組成。首先需要說明的是Cache Line Index欄位。這一欄位與Cache Line Number類似，CPU使用該欄位從Cache中選擇一個或者一組Entry。
Bank和Byte欄位之和確定了單個Cache的Data欄位長度，通常也將這個長度稱為Cache 行長度，上圖所示的微架構中的Cache Block長度為64位元組。目前多數支持DDR3 SDRAM的微架構使用的Cache Block長度都是64位元組。部分原因是由於DDR3 SDRAM的一次Burst Line為8，一次基本Burst操作訪問的數據大小為64位元組。
在處理器微架構中，將地址為Bank和Byte兩個欄位出於提高Cache Block訪問效率的考慮。Multi-Bank Mechanism是一種常用的提高訪問效率的方法，採用這種機制後，CPU訪問Cache時，只要不是對同一個Bank進行訪問，即可並發執行。Byte欄位決定了Cache的埠位寬，在現代微架構中，訪問Cache的匯流排位寬為64位或者為128位。
剩餘的欄位即為Real Address Tag，這個欄位與單個Cache中的Real Address Tag的欄位長度相同。CPU使用地址中的Real Address Tag欄位與Cache Block的對應欄位和一些狀態位進行聯合比較，判斷其訪問數據是否在Cache中命中
如果cache miss,就去下一級cache或者主存中去查找數據，並將查找到的數據採用上面的數據淘汰策略將數據替換到cache中。
由於在發生cache miss時會產生數據替換，在運行過程中緩存的數據也可能會被修改。所以需要一個策略來保持數據在緩存和主存間的一致性。
Cache寫機制分為write through和write back兩種。
❹ TLB塊表的存儲位置在哪是cache中還是主存中
快表是一種寄存器，單獨存在，不在CACHE也不在主存中
❺ 各種存取速度快慢排序。 磁帶，軟磁碟，硬磁碟，光碟，硬碟，軟盤,RAM. ROM.U盤，內存，主儲存器
順序：寄存器>高速緩存器>內存>硬碟=>光碟=>優盤=>軟盤 主儲存器 >RAM >ROM> 內存 >硬碟=>光碟=>U盤>軟盤 >硬磁碟>軟磁碟>磁帶。
寄存器的功能是存儲二進制代碼，它是由具有存儲功能的觸發器組合起來構成的。一個觸發器可以存儲1位二進制代碼，故存放n位二進制代碼的寄存器，需用n個觸發器來構成。
(5)tlb是寄存器還是高速緩存擴展閱讀：
在計算機領域，寄存器是CPU內部的元件，包括通用寄存器、專用寄存器和控制寄存器。寄存器擁有非常高的讀寫速度，所以在寄存器之間的數據傳送非常快。
Cortex-M4總共有18個寄存器，相比傳統ARM（如ARM7/ARM9/Cortex-A系列）的38個寄存器已減少很多，減少了內核核心面積(Die-size)。
對於編譯器非常友好易用，例如：包含靈活的寄存器配置，任意寄存器之間可實現單周期乘法，任意寄存器可以作為數據、結構或數組的指針。此外，Cortex-M4還包含4個特殊功能寄存器PRIMASK、FAUI。TMASK、BASEPRI和CONTROL。
❻ linux kernel 內存管理-頁表、TLB
頁表用來把虛擬頁映射到物理頁，並且存放頁的保護位(即訪問許可權)。
在Linux4.11版本以前，Linux內核把頁表分為4級：
頁全局目錄表(PGD)、頁上層目錄(PUD)、頁中間目錄(PMD)、直接頁表(PT) 。
4.11版本把頁表擴展到5級，在頁全局目錄和頁上層目錄之間增加了 頁四級目錄(P4D) 。
各處處理器架構可以選擇使用5級，4級，3級或者2級頁表，同一種處理器在頁長度不同的情況可能選擇不同的頁表級數。可以使用配置宏CONFIG_PGTABLE_LEVELS配置頁表的級數，一般使用默認值。
如果選擇4級頁表，那麼使用PGD，PUD，PMD，PT；如果使用3級頁表，那麼使用PGD，PMD，PT；如果選擇2級頁表，那麼使用PGD和PT。 如果不使用頁中間目錄 ，那麼內核模擬頁中間目錄，調用函數pmd_offset 根據頁上層目錄表項和虛擬地址獲取頁中間目錄表項時 ， 直接把頁上層目錄表項指針強制轉換成頁中間目錄表項 。
每個進程有獨立的頁表，進程的mm_struct實例的成員pgd指向頁全局目錄,前面四級頁表的表項存放下一級頁表的起始地址，直接頁表的頁表項存放頁幀號(PFN) 。
內核也有一個頁表， 0號內核線程的進程描述符init_task的成員active_mm指向內存描述符init_mm，內存描述符init_mm的成員pgd指向內核的頁全局目錄swapper_pg_dir 。
ARM64處理器把頁表稱為轉換表，最多4級。ARM64處理器支持三種頁長度：4KB，16KB，64KB。頁長度和虛擬地址的寬度決定了轉換表的級數，在虛擬地址的寬度為48位的條件下，頁長度和轉換表級數的關系如下所示：
ARM64處理器把表項稱為描述符，使用64位的長描述符格式。描述符的0bit指示描述符是不是有效的：0表示無效，1表示有效。第1位指定描述符類型。
在塊描述符和頁描述符中，內存屬性被拆分為一個高屬性和一個低屬性塊。
處理器的MMU負責把虛擬地址轉換成物理地址，為了改進虛擬地址到物理地址的轉換速度，避免每次轉換都需要查詢內存中的頁表，處理器廠商在管理單元里加了稱為TLB的高速緩存，TLB直譯為轉換後備緩沖區，意譯為頁表緩存。
頁表緩存用來緩存最近使用過的頁表項， 有些處理器使用兩級頁表緩存 ： 第一級TLB分為指令TLB和數據TLB，好處是取指令和取數據可以並行；第二級TLB是統一TLB，即指令和數據共用的TLB 。
不同處理器架構的TLB表項的格式不同。ARM64處理器的每條TLB表項不僅包含虛擬地址和物理地址，也包含屬性：內存類型、緩存策略、訪問許可權、地址空間標識符(ASID)和虛擬機標識符(VMID)。 地址空間標識符區分不同進程的頁表項 ， 虛擬機標識符區分不同虛擬機的頁表項 。
如果內核修改了可能緩存在TLB裡面的頁表項，那麼內核必須負責使舊的TLB表項失效，內核定義了每種處理器架構必須實現的函數。
當TLB沒有命中的時候，ARM64處理器的MMU自動遍歷內存中的頁表，把頁表項復制到TLB，不需要軟體把頁表項寫到TLB，所以ARM64架構沒有提供寫TLB的指令。
為了減少在進程切換時清空頁表緩存的需要，ARM64處理器的頁表緩存使用非全局位區分內核和進程的頁表項(nG位為0表示內核的頁表項)， 使用地址空間標識符(ASID)區分不同進程的頁表項 。
ARM64處理器的ASID長度是由具體實現定義的，可以選擇8位或者16位。寄存器TTBR0_EL1或者TTBR1_EL1都可以用來存放當前進程的ASID，通常使用寄存器TCR_EL1的A1位決定使用哪個寄存器存放當前進程的ASID，通常使用寄存器 TTBR0_EL1 。寄存器TTBR0_EL1的位[63:48]或者[63:56]存放當前進程的ASID，位[47:1]存放當前進程的頁全局目錄的物理地址。
在SMP系統中，ARM64架構要求ASID在處理器的所有核是唯一的。假設ASID為8位，ASID只有256個值，其中0是保留值，可分配的ASID范圍1~255，進程的數量可能超過255，兩個進程的ASID可能相同，內核引入ASID版本號解決這個問題。
(1)每個進程有一個64位的軟體ASID， 低8位存放硬體ASID，高56位存放ASID版本號 。
(2) 64位全局變數asid_generation的高56位保存全局ASID版本號 。
(3) 當進程被調度時，比較進程的ASID版本號和全局版本號 。如果版本號相同，那麼直接使用上次分配的ASID，否則需要給進程重新分配硬體ASID。
存在空閑ASID，那麼選擇一個分配給進程。不存在空閑ASID時，把全局ASID版本號加1，重新從1開始分配硬體ASID，即硬體ASID從255回繞到1。因為剛分配的硬體ASID可能和某個進程的ASID相同，只是ASID版本號不同，頁表緩存可能包含了這個進程的頁表項，所以必須把所有處理器的頁表緩存清空。
引入ASID版本號的好處是：避免每次進程切換都需要清空頁表緩存，只需要在硬體ASID回環時把處理器的頁表緩存清空 。
虛擬機裡面運行的客戶操作系統的虛擬地址轉物理地址分兩個階段：
(1) 把虛擬地址轉換成中間物理地址，由客戶操作系統的內核控制 ，和非虛擬化的轉換過程相同。
(2) 把中間物理地址轉換成物理地址，由虛擬機監控器控制 ，虛擬機監控器為每個虛擬機維護一個轉換表，分配一個虛擬機標識符，寄存器 VTTBR_EL2 存放當前虛擬機的階段2轉換表的物理地址。
每個虛擬機有獨立的ASID空間 ，頁表緩存使用 虛擬機標識符 區分不同虛擬機的轉換表項，避免每次虛擬機切換都要清空頁表緩存，在虛擬機標識符回繞時把處理器的頁表緩存清空。
❼ 高速緩存是寄存器的一種嗎
不是。
寄存器是cpu內模遲的組成部分。
高速緩沖模碼廳存儲器是存在於主存與cpu之間的一級存儲器旦隱。
❽ 什麼是寄存器
計算機存儲設備如下：
1、寄存器：
寄存器是CPU內部的高速存儲單元，主要用於存放程序運行過程中所使用的各種數據，寄存器的容量最小，但存取速度最高。
2、高速緩沖存儲器：
簡稱高速緩存Cache，其存取速度與CPU速度相當，非常快，但成本高且容量較小（一般為幾KB到幾百KB），主要用來存放使用頻率較高的少量信息。
高速緩存可以保存數據副本，訪問高速緩存要比訪問內存中的原始數據效率更高，速度更快。
基於局部性原理，大多數程序在某個時間片會集中重復地訪問內存某個特定的域，Cache就是利用了程序對內存的訪問在時間上和空間上所具有的局域區域性，即Cache通常保存著一份內存中部分內容的副本，該副本是最近曾被CPU使用過的數據和程序代碼。
3、內部存儲器：
內存，又稱為主存儲器，程序只有裝入內存後才能運行，因此內存儲器一般用來存放用戶正在執行的程序和使用到的粗檔數據。CPU可以直接執行內存中的指令及直接晌凳譽存取內存中的數據。內存的存取速度要比高速緩存慢一點，容量要比高速緩存大得多，一般為幾GB。宴段
4、外部存儲器：
外存，又稱輔助存儲器，外存不能被CPU直接訪問，一般用來存放大量的，暫時不用的數據信息。外存的存取速度較低，且成本也較低，但容量較大，一般為幾十GB到幾百GB。
在現代計算機系統中，要用到大量的程序和數據，由於內存的容量有限，而且程序和數據不能在內存中長期保存，因此，程序和數據平時總是以文件的形式存放在外存中 ，需要時可以隨時將它們調入內存。
❾ 高速緩存是寄存器的一種嗎
高速緩存不是寄存器的；
寄存器（Register）是CPU內部的一種元件了，所以在寄存器之間的數據傳送的非常快的。他的用途：
可將寄存器內的數據執行算術及邏輯的運算的。
2.存於寄存器內的地址可用來指向內存的某個的位置即定址的。
3.可以用來讀寫數據到電腦的周鎮爛敬邊設備的。
高速緩沖存儲器（Cache）其原始意義是指存取速度比一般隨機存取記憶體（RAM）來得快的一種RAM的，一般而言它不像系統主記憶體那樣御慎使用DRAM的技術的，而使用昂貴但較快速的SRAM的技術，也有快取記憶體的名稱的。
高速緩沖存儲器是存在於主存與CPU之間的一級存儲器了， 由靜態存儲晶元(SRAM)組成的，容量比較小但速度比主存高得多的， 接近於CPU的速度的。
在計算機存儲系統的層次的結構中的，是介於中央處理器和主存儲器之間的高速小歷閉容量的存儲器的。它和主存儲器一起構成了一級的存儲器的。高速緩沖存儲器和主存儲器之間的信息的調度和傳送是由硬體自動進行的。