① 學習verilog HDL必須學習c語言嗎
也不一定啊！只是VHDL的很多原則是基於C語言的。學了C語言再學VHDL的話相對容易一些。
② verilog語言中=和<=的區別
這是一般的C語言都有的吧，，，，，，，前者是賦值、後者是比較的小於等於
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③ 學c語言和verilog以後的就業方向分別是什麼，和單片機有什麼關系
verilog 以後搞fpga（可編程門陣列）就是嵌入式開發；c語言就是搞單片機，可以從事電子行業的軟體工程師，單片機程序可以用c來寫，也可以用匯編，用c比較簡單吧。
④ verilog hdl的模塊和c語言的函數有何區別與聯系
Verilog是硬體描述語言,模塊或者function最後都會綜合成實際的電路。
而C語言的函數，則是調用時才會轉入函數執行。
聯系就是兩者目的都是提取公共模式，簡化編程
⑤ 以前是學計算機的，學習c語言等等，現在學Verilog hdl 是不是很難，或者很不應該
以前是學計算機的，學習c語言等等，現在學Verilog hdl 是不是很難，或者很不應該？
希望做Verilog hdl方面的人指點迷津。
1.Verilog hdl方面工作前景怎麼樣？ 可以直接用人民幣來衡量。
寫verilog，說白了就是寫RTL代碼，基本可以做FPGA開發和IC設計驗證，入行門檻比較高，但當然收入也是比較好的。如果用RMB的話，我在北京，基本月收入稅前8000吧，我剛碩士畢業
2.做這方面的工作還需要學習哪些東西？
其他的知識，當然分深度和廣度了。廣度就是說，你需要對各種協議的東西，比如AMBA PCI等有所了解，最好知道點cmmb H264的知識，對工作更有幫助。在深度上，就是你描述電路的能力。（我不知道樓上是怎麼想的，RTL代碼怎麼可能和C差不多，RTL代碼都是always，都是並發的操作，而C是串列的，怎麼可能一樣？？記住，寫RTL代碼是在描述電路，不是在編程，永遠要想到自己code描述出來是怎麼樣一個電路，切記）
3.如果可以。。 用個例子說明，工作時要做哪些事情，（很多東西分工不？）我希望用最快的速度學好然後找工作。
我做的是IC，也就是晶元設計，我只能說說我這個方面的。系統架構，這個由演算法架構工程師做，我水平不夠。當架構大致定下來，就你負責的模塊，需要和其他模塊負責人商量介面，考慮實現方法，同時得注意timing，不要code寫好了，後端工程師根本就做不出來。code寫好，還得驗證，這又是一個行當，公司有專門做驗證的工程師，專門的環境，針對basic的，corner的，critical情況做case，驗證，還要跑很多random。做完這些，沒問題了，做DFT，還得咋做，做綜合，做後仿等，一環扣一環，反正硬體就是，經驗積累多了，失敗的多了，自然就牛了。。。呵呵
4.謝謝了，這關系個人前途。。。。
其他么，多看，多學，如果不做晶元設計，做FPGA開發，其實也差不多，手上最好有個開發板，多練練手，對了，我說的是數字前端哈，最好懂點模擬的知識，在出現問題的時候，方便debug，謝謝
有問題在聯系哈，祝你成功~~~
⑥ verilog循環語句與C語言相比有什麼特點
最大的特點是
（1）並行，各個模塊電路同時工作。而軟體總是一條條按先後執行的。
（2）時序邏輯由clock驅動。軟體沒有clock這一說。
（3）有的代碼可以綜合成電路，有的代碼不可以綜合成電路而只能模擬運行。
軟體沒有「綜合」這一說。
從本質上講，軟體是在把事情一件一件地分解，然後交給計算機去做；而verilog是在描述電路，或者說是在「畫」電路圖，或者說是在「設計」電路。
⑦ FPGA的編程語言跟C語言有什麼不同
學FPGA給我最大的體會就是它的編程語言是並行執行的，不像C語言那樣一行一行的執行。verilog裡面有個always語句，所有的always語句塊全部並發執行，而always語句塊內部是逐行執行的（前提是只是用阻塞賦值）。
verilog中沒有中斷的概念，而逐行執行指令的C語言卻離不開中斷。
學習verilog必須要掌握最基本的概念，像上面的阻塞賦值等等，新手都要經歷這一關的，呵呵。
還有，verilog是始終離不開硬體，c語言中可以不限制循環次數，而verilog就不行，因為每循環一次就會增加FPGA內部資源的佔用。
最後在說一點兒，verilog中有的語句不能被綜合（Oh，什麼是綜合？，網路吧），像定義浮點的float就不可以，在編程時慎用。
好啦就說這些吧。。
⑧ 同時掌握C和verilog好就業嗎
不一定，c主要用於編寫一些軟體，或者單片機；而verilog只能作為硬體設計。
兩者各具優勢，c既可以編寫軟體，也可以為硬體電路提供軟體。而verilog在使用時，也是設計硬體電路的過程。如果是軟體公司，那麼verilog根本用不到。如果是嵌入式或者硬體開發公司，那麼兩者都有可能用到。這樣你同時掌握c喝verilog會很有優勢。
⑨ SystemC與Verilog的比較
System C是一種軟/硬體協同設計語言,一種新的系統級建模語言。
研究表明，具有較高的抽象能力，同時能體現出硬體設計中的信號同步、時間延遲、狀態轉換等物理信息的語言，才能給工程師提供一個系統級設計的公共基礎平台。在我們常用的設計語言中，C、C++ 和Java等高級編程語言有較高的抽象能力，但由於不能體現硬體設計的物理特性，硬體模塊部分需重新用硬體描述語言設計，使得後續設計缺乏連貫性；而VHDL,Verilog最初目的並不是進行電路設計，前者是用來描述電路的，而後者起源於板級系統模擬，因此它們並不適合進行系統級的軟體和演算法設計，特別是現在系統中的功能越來越多的由軟體來完成時。
SystemC既是系統級語言，也是硬體描述語言。《SystemC入門》介紹的是SystemC2.0標准，主要介紹SystemC有關硬體建模方面的語法特性，換言之，是介紹SystemC的RTI.可綜合子集。其主要內存包括：SystemC數據類型、組合邏輯建模，同步邏輯建模、三態驅動器建模、常用的設計函數模型，測試平台的編寫及系統級建模的功能等。隨書附帶l張光碟，內含《SystemC入門》所有例子的代碼。《SystemC入門》所有例子都經SystemC2.0.1的驗證。《SystemC入門》可作為想要了解和學習SystemC的設計工程師和系統工程師的參考書，也可用做大學講授體系結構、數字設計或系統設計課程的教材。
你可以看看《systemc入門》這本書，很好的，介紹非常詳細，而且裡面有不少的圖表介紹設計的流程。 其實最大的區別是SystemC對於系統架構的探索具有很有作用，但真正的RTL級電路設計，還是以VerilogHDL和VHDL為主的。
⑩ Verilog中「&&」和「&」的區別是什麼
一、意思不同
1、&&：代表邏輯與。
2、&：代表與門運算(按位與)。
二、計算方式不同
1、&&：5'b10000 && 5'b10001 結果為1。
2、&：5'b10000 & b'b10001 結果為5'b10000。
(10)verilog與c語言的區別擴展閱讀
Verilog的設計初衷是成為一種基本語法與C語言相近的硬體描述語言，C語言在Verilog設計之初，已經在許多領域得到廣泛應用，C語言的許多語言要素已經被許多人習慣。
一種與C語言相似的硬體描述語言，可以讓電路設計人員更容易學習和接受。不過，Verilog與C語言還是存在許多差別。
另外，作為一種與普通計算機編程語言不同的硬體描述語言，它還具有一些獨特的語言要素，例如向量形式的線網和寄存器、過程中的非阻塞賦值等。總的來說，具備C語言的設計人員將能夠很快掌握Verilog硬體描述語言。