Ⅰ 存儲器的功能是什麼
存儲器是用以保存和記錄原始數據、運算步驟及中間結果等多種信息的裝置。存儲器又分內存儲器和外存儲器。內存儲器可以直接和運算器聯系。外存儲器的容量比內存儲器大，它與運算器不直接發生聯系，但可以和內存儲器交換代碼。控制器是用來實現機器各部分的聯系和控制，以保證計算過程的裝置。控制器能夠判讀存儲器中的程序，判讀出指令後，分別發出指令脈沖，取出數據，送到運算器中進行運算。運算器是對代碼進行算術運算和邏輯運算的裝置。內存儲器、運算器和控制器又統稱為中央處理器。電子計算機進行自動化運算，都是由中央處理器來完成的。中央處理器是電子計算機內部完成指令讀出、解釋和執行的部件，簡稱CPU。
Ⅱ 單片機 flash存儲器 大容量數據存儲方案
lz想多快？
直接讀出來不是挺快的么？按順序存儲。才15個位元組，數據量很小了
Ⅲ 存儲器層次結構主要體現在什麼地方為什麼要分這些層次，計算機如何管理這些層次
cpu的內部
第一層：通用寄存器堆
第二層：指令與數據緩沖棧
第三層：高速緩沖存儲器
第四層：主儲存器（DRAM）
第五層：聯機外部儲存器（硬磁碟機）
第六層：離線外部儲存器（磁帶、光碟存儲器等）
這就是存儲器的層次結構~~~ 主要體現在訪問速度~~~
① 設置多個存儲器並且使他們並行工作。本質：增添瓶頸部件數目，使它們並行工作，從而減緩固定瓶頸。
② 採用多級存儲系統，特別是Cache技術，這是一種減輕存儲器帶寬對系統性能影響的最佳結構方案。本質：把瓶頸部件分為多個流水線部件，加大操作時間的重疊、提高速度，從而減緩固定瓶頸。
③ 在微處理機內部設置各種緩沖存儲器，以減輕對存儲器存取的壓力。增加CPU中寄存器的數量，也可大大緩解對存儲器的壓力。本質：緩沖技術，用於減緩暫時性瓶頸。
Ⅳ 可以實現虛擬存儲器的方案是（） A、固定分區方式B、可變分區方式C、純分頁方式D、請求頁式
1. 可採用哪幾種方式將程序裝入內存?它們分別適用於何種場合?
a. 首先由編譯程序將用戶源代碼編譯成若干目標模塊，再由鏈接程序將編譯後形成的目標模塊和所需的-庫函數鏈接在一起，組成一個裝入模塊，再由裝入程序將裝入模塊裝入內存； b. 裝入模塊的方式有: 絕對裝入方式，可重定位方式和動態運行時裝入方式； c. 絕對裝入方式適用於單道程序環境下； d. 可重定位方式適用於多道程序環境下； e. 動態運行時裝入方式也適用於多道程序環境下.
2. 何謂靜態鏈接及裝入時動態鏈接和運行時的動態鏈接?
a. 靜態鏈接是指事先進行鏈接形成一個完整的裝入模塊，以後不再拆開的鏈接方---式；
b. 裝入時動態鏈接是指目標模塊在裝入內存時，邊裝入邊鏈接的鏈接方式；
c. 運行時的動態鏈接是將某些目標模塊的鏈接推遲到執行時才進行.
3. 在進行程序鏈接時，應完成哪些工作?
a. 對相對地址進行修改； b. 變換外部調用符號.
4. 在動態分區分配方式中，可利用哪些分區分配演算法?
a. 首次適應演算法； b. 循環首次適應演算法； c. 最佳適應演算法.
5. 在動態分區分配方式中，應如何將各空閑分區鏈接成空閑分區鏈?
應在每個分區的起始地址部分，設置一些用於控制分區分配的信息，以及用於鏈接各分區的前向指針；在分區尾部則設置一後向指針，通過前，後向指針將所有的分區鏈接成一個雙向鏈.
6. 為什麼要引入動態重定位?如何實現?
a. 為了在程序執行過程中，每當訪問指令或數據時，將要訪問的程序或數據的邏輯地址轉換成物理地址，引入了動態重定位. b. 可在系統中增加一個重定位寄存器，用它來裝入(存放)程序在內存中的起始地址，程序在執行時，真-
正訪問的內存地址是相對地址與重定位寄存器中的地址相加而形成的,從而實現動態重定位.
8. 在採用首次適應演算法回收內存時，可能出現哪幾種情況?應怎樣處理這些情況?
a. 回收區與插入點的前一個分區相鄰接，此時可將回收區與插入點的前一分區合並，不再為回收分區分配新表項，而只修改前鄰接分區的大小；
b. 回收分區與插入點的後一分區相鄰接，此時合並兩區，然後用回收區的首址作為新空閑區的首址，大-小為兩者之和；
c. 回收區同時與插入點的前後兩個分區鄰接，此時將三個分區合並，使用前鄰接分區的首址，大小為三區之和，取消後鄰接分區的表項；
d. 回收區沒有鄰接空閑分區，則應為回收區單獨建立一個新表項，填寫回收區的首址和大小，並根據其首址，插入到空閑鏈中的適當位置.
9. 在系統中引入對換後帶有哪些好處?
能將內存中暫時不運行的進程或暫時不用的程序和數據，換到外存上，以騰出足夠的內存空間，把已具備運行條件的進程或進程所需的程序和數據換入內存，從而大大地提高了內存的利用率.
10 為實現對換，系統應具備哪幾方面功能?
a. 對對換空間的管理； b. 進程的換出； c. 進程的換入.
11 在以進程為單位進行對換時，每次是否都將整個進程換出?為什麼?
a. 以進程為單位進行對換時，每次都將整個進程換出； b. 目的為了解決內存緊張的問題，提高內存的利用率.
13 請較詳細地說明，引入分段存儲管理是為了滿足用戶哪幾方面的需要?
a. 方便了編程； b. 實現了分段共享； c. 實現了分段保護； d. 實現了動態鏈接； e. 實現了動態增長.
14 在具有快表的段頁式存儲管理方式中，如何實現地址變換?
首先，必須配置一段表寄存器，在其中存放段表始址和段長TL. 進行地址變換時，先利用段號S，與段長TL進行比較，若S<TL，表示未越界，(若S>=TL,表示段號太大，訪問越界，產生越界中斷信號)於是利用段表始址和段號來求出該段對應的段表項在段表中的位置，從中求出該段的頁表始址，並利用邏輯地址中
的段內頁號P來獲得對應頁的頁表項位置，從中讀出該頁所在的物理塊號b，再用塊號b和頁內地址構成物理地址.
15 為什麼說分段系統較之分頁系統更易於實現信息共享和保護?
a. 對於分頁系統，每個頁面是分散存儲的，為了實現信息共享和保護，則頁面之間需要一一對應起來，為此需要建立大量的頁表項；
b. 而對於分段系統，每個段都從0開始編址，並採用一段連續的地址空間，這樣在實現共享和保護時.只需為所要共享和保護的程序設置一個段表項，將其中的基址與內存地址一一對應起來即可.
16 分頁和分段有何區別?
a. 分頁和分段都採用離散分配的方式，且都要通過地址映射機構來實現地址變換，這是它們的共同點；
b. 對於它們的不同點有三，第一，從功能上看，頁是信息的物理單位，分頁是為實現離散分配方式，以消減內存的外零頭，提高內存的利用率，即滿足系統管理的需要，而不是用戶的需要；而段是信息的邏輯單位，它含有一組其意義相對完整的信息，目的是為了能更好地滿足用戶的需要；
c. 頁的大小固定且由系統確定，而段的長度卻不固定，決定於用戶所編寫的程序；
d. 分頁的作業地址空間是一維的，而分段的作業地址空間是二維的.
17 試全面比較連續分配和離散分配方式.
a. 連續分配是指為一個用戶程序分配一個連續的地址空間，包括單一連續分配方式和分區式分配方式，前者將內存分為系統區和用戶區，系統區供操作系統使用，用戶區供用戶使用，是最簡單的一種存儲方式，但只能用於單用戶單任務的操作系統中；分區式分配方式分為固定分區和動態分區，固定分區是最簡單的
多道程序的存儲管理方式，由於每個分區的大小固定，必然會造成存儲空間的浪費；動態分區是根據進程的實際需要，動態地為之分配連續的內存空間，常用三種分配演算法: 首次適應演算法FF，該法容易留下許多難以利用的小空閑分區，加大查找開銷；循環首次適應演算法，該演算法能使內存中的空閑分區分布均勻，但
會致使缺少大的空閑分區；最佳適應演算法，該演算法也易留下許多難以利用的小空閑區；
b. 離散分配方式基於將一個進程直接分散地分配到許多不相鄰的分區中的思想，分為分頁式存儲管理，分段存儲管理和段頁式存儲管理. 分頁式存儲管理旨在提高內存利用率，滿足系統管理的需要，分段式存儲管理則旨在滿足用戶(程序員)的需要，在實現共享和保護方面優於分頁式存儲管理，而段頁式存儲管理
則是將兩者結合起來，取長補短，即具有分段系統便於實現，可共享，易於保護，可動態鏈接等優點，又能像分頁系統那樣很好的解決外部碎片的問題，以及為各個分段可離散分配內存等問題，顯然是一種比較有效的存儲管理方式；
c. 綜上可見，連續分配方式和離散分配方式各有各自的特點，應根據實際情況加以改進和利用.57
Ⅳ (單片機)如下圖為單片機擴展存儲器方案。如何實現篇選哪些是數據存儲器哪些是程序存儲器
(單片機)如下圖為單片機擴展存儲器方案。如何實現篇選？哪些是數據存儲器？哪些是程序存儲器？
用 139，二變四的解碼器，輸出四路，分別送到各個 CE 端，來實現片選；同RD、WR 相連的，是數據存儲器，而同PSEN 相連的，是程序存儲器。
Ⅵ 存儲器的原理是什麼
存儲器講述工作原理及作用
介紹
存儲器(Memory)是現代信息技術中用於保存信息的記憶設備。其概念很廣，有很多層次，在數字系統中，只要能保存二進制數據的都可以是存儲器;在集成電路中，一個沒有實物形式的具有存儲功能的電路也叫存儲器，如RAM、FIFO等;在系統中，具有實物形式的存儲設備也叫存儲器，如內存條、TF卡等。計算機中全部信息，包括輸入的原始數據、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。它根據控制器指定的位置存入和取出信息。有了存儲器，計算機才有記憶功能，才能保證正常工作。計算機中的存儲器按用途存儲器可分為主存儲器(內存)和輔助存儲器(外存),也有分為外部存儲器和內部存儲器的分類方法。外存通常是磁性介質或光碟等，能長期保存信息。內存指主板上的存儲部件，用來存放當前正在執行的數據和程序，但僅用於暫時存放程序和數據，關閉電源或斷電，數據會丟失。
2.按存取方式分類
(1)隨機存儲器(RAM)：如果存儲器中任何存儲單元的內容都能被隨機存取，且存取時間與存儲單元的物理位置無關，則這種存儲器稱為隨機存儲器(RAM)。RAM主要用來存放各種輸入/輸出的程序、數據、中間運算結果以及存放與外界交換的信息和做堆棧用。隨機存儲器主要充當高速緩沖存儲器和主存儲器。
(2)串列訪問存儲器(SAS)：如果存儲器只能按某種順序來存取，也就是說，存取時間與存儲單元的物理位置有關，則這種存儲器稱為串列訪問存儲器。串列存儲器又可分為順序存取存儲器(SAM)和直接存取存儲器(DAM)。順序存取存儲器是完全的串列訪問存儲器，如磁帶，信息以順序的方式從存儲介質的始端開始寫入(或讀出);直接存取存儲器是部分串列訪問存儲器，如磁碟存儲器，它介於順序存取和隨機存取之間。
(3)只讀存儲器(ROM)：只讀存儲器是一種對其內容只能讀不能寫入的存儲器，即預先一次寫入的存儲器。通常用來存放固定不變的信息。如經常用作微程序控制存儲器。目前已有可重寫的只讀存儲器。常見的有掩模ROM(MROM)，可擦除可編程ROM(EPROM)，電可擦除可編程ROM(EEPROM).ROM的電路比RAM的簡單、集成度高，成本低，且是一種非易失性存儲器，計算機常把一些管理、監控程序、成熟的用戶程序放在ROM中。
3.按信息的可保存性分類
非永久記憶的存儲器：斷電後信息就消失的存儲器，如半導體讀/寫存儲器RAM。
永久性記憶的存儲器：斷電後仍能保存信息的存儲器，如磁性材料做成的存儲器以及半導體ROM。
4.按在計算機系統中的作用分
根據存儲器在計算機系統中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常採用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。
能力影響
從寫命令轉換到讀命令，在某個時間訪問某個地址，以及刷新數據等操作都要求數據匯流排在一定時間內保持休止狀態，這樣就不能充分利用存儲器通道。此外，寬並行匯流排和DRAM內核預取都經常導致不必要的大數據量存取。在指定的時間段內，存儲器控制器能存取的有用數據稱為有效數據速率，這很大程度上取決於系統的特定應用。有效數據速率隨著時間而變化，常低於峰值數據速率。在某些系統中，有效數據速率可下降到峰值速率的10%以下。
通常，這些系統受益於那些能產生更高有效數據速率的存儲器技術的變化。在CPU方面存在類似的現象，最近幾年諸如AMD和 TRANSMETA等公司已經指出，在測量基於CPU的系統的性能時，時鍾頻率不是唯一的要素。存儲器技術已經很成熟，峰值速率和有效數據速率或許並不比以前匹配的更好。盡管峰值速率依然是存儲器技術最重要的參數之一，但其他結構參數也可以極大地影響存儲器系統的性能。
影響有效數據速率的參數
有幾類影響有效數據速率的參數，其一是導致數據匯流排進入若干周期的停止狀態。在這類參數中，匯流排轉換、行周期時間、CAS延時以及RAS到CAS的延時(tRCD)引發系統結構中的大部分延遲問題。
匯流排轉換本身會在數據通道上產生非常長的停止時間。以GDDR3系統為例，該系統對存儲器的開放頁不斷寫入數據。在這期間，存儲器系統的有效數據速率與其峰值速率相當。不過，假設100個時鍾周期中，存儲器控制器從讀轉換到寫。由於這個轉換需要6個時鍾周期，有效的數據速率下降到峰值速率的 94%。在這100個時鍾周期中，如果存儲器控制器將匯流排從寫轉換到讀的話，將會丟失更多的時鍾周期。這種存儲器技術在從寫轉換到讀時需要15個空閑周期，這會將有效數據速率進一步降低到峰值速率的79%。表1顯示出針幾種高性能存儲器技術類似的計算結果。
顯然，所有的存儲器技術並不相同。需要很多匯流排轉換的系統設計師可以選用諸如XDR、RDRAM或者DDR2這些更高效的技術來提升性能。另一方面，如果系統能將處理事務分組成非常長的讀寫序列，那麼匯流排轉換對有效帶寬的影響最小。不過，其他的增加延遲現象，例如庫(bank)沖突會降低有效帶寬，對性能產生負面影響。
DRAM技術要求庫的頁或行在存取之前開放。一旦開放，在一個最小周期時間，即行周期時間(tRC)結束之前，同一個庫中的不同頁不能開放。對存儲器開放庫的不同頁存取被稱為分頁遺漏，這會導致與任何tRC間隔未滿足部分相關的延遲。對於還沒有開放足夠周期以滿足tRC間隙的庫而言，分頁遺漏被稱為庫沖突。而tRC決定了庫沖突延遲時間的長短，在給定的DRAM上可用的庫數量直接影響庫沖突產生的頻率。
大多數存儲器技術有4個或者8個庫，在數十個時鍾周期具有tRC值。在隨機負載情況下，那些具有8個庫的內核比具有4個庫的內核所發生的庫沖突更少。盡管tRC與庫數量之間的相互影響很復雜，但是其累計影響可用多種方法量化。
存儲器讀事務處理
考慮三種簡單的存儲器讀事務處理情況。第一種情況，存儲器控制器發出每個事務處理，該事務處理與前一個事務處理產生一個庫沖突。控制器必須在打開一個頁和打開後續頁之間等待一個tRC時間，這樣增加了與頁循環相關的最大延遲時間。在這種情況下的有效數據速率很大程度上決定於I/O，並主要受限於DRAM內核電路。最大的庫沖突頻率將有效帶寬削減到當前最高端存儲器技術峰值的20%到30%。
在第二種情況下，每個事務處理都以隨機產生的地址為目標。此時，產生庫沖突的機會取決於很多因素，包括tRC和存儲器內核中庫數量之間的相互作用。tRC值越小，開放頁循環地越快，導致庫沖突的損失越小。此外，存儲器技術具有的庫越多，隨機地址存取庫沖突的機率就越小。
第三種情況，每個事務處理就是一次頁命中，在開放頁中定址不同的列地址。控制器不必訪問關閉頁，允許完全利用匯流排，這樣就得到一種理想的情況，即有效數據速率等於峰值速率。
第一種和第三種情況都涉及到簡單的計算，隨機情況受其他的特性影響，這些特性沒有包括在DRAM或者存儲器介面中。存儲器控制器仲裁和排隊會極大地改善庫沖突頻率，因為更有可能出現不產生沖突的事務處理，而不是那些導致庫沖突的事務處理。
然而，增加存儲器隊列深度未必增加不同存儲器技術之間的相對有效數據速率。例如，即使增加存儲器控制隊列深度，XDR的有效數據速率也比 GDDR3高20%。存在這種增量主要是因為XDR具有更高的庫數量以及更低的tRC值。一般而言，更短的tRC間隔、更多的庫數量以及更大的控制器隊列能產生更高的有效帶寬。
實際上，很多效率限制現象是與行存取粒度相關的問題。tRC約束本質上要求存儲器控制器從新開放的行中存取一定量的數據，以確保數據管線保持充滿。事實上，為保持數據匯流排無中斷地運行，在開放一個行之後，只須讀取很少量的數據，即使不需要額外的數據。
另外一種減少存儲器系統有效帶寬的主要特性被歸類到列存取粒度范疇，它規定了每次讀寫操作必須傳輸的數據量。與之相反，行存取粒度規定每個行激活(一般指每個RAS的CAS操作)需要多少單獨的讀寫操作。列存取粒度對有效數據速率具有不易於量化的巨大影響。因為它規定一個讀或寫操作中需要傳輸的最小數據量，列存取粒度給那些一次只需要很少數據量的系統帶來了問題。例如，一個需要來自兩列各8位元組的16位元組存取粒度系統，必須讀取總共32位元組以存取兩個位置。因為只需要32個位元組中的16個位元組，系統的有效數據速率降低到峰值速率的50%。匯流排帶寬和脈沖時間長度這兩個結構參數規定了存儲器系統的存取粒度。
匯流排帶寬是指連接存儲器控制器和存儲器件之間的數據線數量。它設定最小的存取粒度，因為對於一個指定的存儲器事務處理，每條數據線必須至少傳遞一個數據位。而脈沖時間長度則規定對於指定的事務處理，每條數據線必須傳遞的位數量。每個事務處理中的每條數據線只傳一個數據位的存儲技術，其脈沖時間長度為1。總的列存取粒度很簡單：列存取粒度=匯流排寬度×脈沖時間長度。
很多系統架構僅僅通過增加DRAM器件和存儲匯流排帶寬就能增加存儲系統的可用帶寬。畢竟，如果4個400MHz數據速率的連接可實現 1.6GHz的總峰值帶寬，那麼8個連接將得到3.2GHz。增加一個DRAM器件，電路板上的連線以及ASIC的管腳就會增多，總峰值帶寬相應地倍增。
首要的是，架構師希望完全利用峰值帶寬，這已經達到他們通過物理設計存儲器匯流排所能達到的最大值。具有256位甚或512位存儲匯流排的圖形控制器已並不鮮見，這種控制器需要1,000個，甚至更多的管腳。封裝設計師、ASIC底層規劃工程師以及電路板設計工程師不能找到採用便宜的、商業上可行的方法來對這么多信號進行布線的矽片區域。僅僅增加匯流排寬度來獲得更高的峰值數據速率，會導致因為列存取粒度限制而降低有效帶寬。
假設某個特定存儲技術的脈沖時間長度等於1，對於一個存儲器處理，512位寬系統的存取粒度為512位(或者64位元組)。如果控制器只需要一小段數據，那麼剩下的數據就被浪費掉，這就降低了系統的有效數據速率。例如，只需要存儲系統32位元組數據的控制器將浪費剩餘的32位元組，進而導致有效的數據速率等於50%的峰值速率。這些計算都假定脈沖時間長度為1。隨著存儲器介面數據速率增加的趨勢，大多數新技術的最低脈沖時間長度都大於1。
選擇技巧
存儲器的類型將決定整個嵌入式系統的操作和性能，因此存儲器的選擇是一個非常重要的決策。無論系統是採用電池供電還是由市電供電，應用需求將決定存儲器的類型(易失性或非易失性)以及使用目的(存儲代碼、數據或者兩者兼有)。另外，在選擇過程中，存儲器的尺寸和成本也是需要考慮的重要因素。對於較小的系統，微控制器自帶的存儲器就有可能滿足系統要求，而較大的系統可能要求增加外部存儲器。為嵌入式系統選擇存儲器類型時，需要考慮一些設計參數，包括微控制器的選擇、電壓范圍、電池壽命、讀寫速度、存儲器尺寸、存儲器的特性、擦除/寫入的耐久性以及系統總成本。
選擇存儲器時應遵循的基本原則
1、內部存儲器與外部存儲器
一般情況下，當確定了存儲程序代碼和數據所需要的存儲空間之後，設計工程師將決定是採用內部存儲器還是外部存儲器。通常情況下，內部存儲器的性價比最高但靈活性最低，因此設計工程師必須確定對存儲的需求將來是否會增長，以及是否有某種途徑可以升級到代碼空間更大的微控制器。基於成本考慮，人們通常選擇能滿足應用要求的存儲器容量最小的微控制器，因此在預測代碼規模的時候要必須特別小心，因為代碼規模增大可能要求更換微控制器。目前市場上存在各種規模的外部存儲器器件，我們很容易通過增加存儲器來適應代碼規模的增加。有時這意味著以封裝尺寸相同但容量更大的存儲器替代現有的存儲器，或者在匯流排上增加存儲器。即使微控制器帶有內部存儲器，也可以通過增加外部串列EEPROM或快閃記憶體來滿足系統對非易失性存儲器的需求。
2、引導存儲器
在較大的微控制器系統或基於處理器的系統中，設計工程師可以利用引導代碼進行初始化。應用本身通常決定了是否需要引導代碼，以及是否需要專門的引導存儲器。例如，如果沒有外部的定址匯流排或串列引導介面，通常使用內部存儲器，而不需要專門的引導器件。但在一些沒有內部程序存儲器的系統中，初始化是操作代碼的一部分，因此所有代碼都將駐留在同一個外部程序存儲器中。某些微控制器既有內部存儲器也有外部定址匯流排，在這種情況下，引導代碼將駐留在內部存儲器中，而操作代碼在外部存儲器中。這很可能是最安全的方法，因為改變操作代碼時不會出現意外地修改引導代碼。在所有情況下，引導存儲器都必須是非易失性存儲器。
可以使用任何類型的存儲器來滿足嵌入式系統的要求，但終端應用和總成本要求通常是影響我們做出決策的主要因素。有時，把幾個類型的存儲器結合起來使用能更好地滿足應用系統的要求。例如，一些PDA設計同時使用易失性存儲器和非易失性存儲器作為程序存儲器和數據存儲器。把永久的程序保存在非易失性ROM中，而把由用戶下載的程序和數據存儲在有電池支持的易失性DRAM中。不管選擇哪種存儲器類型，在確定將被用於最終應用系統的存儲器之前，設計工程師必須仔細折中考慮各種設計因素。
Ⅶ 數據安全解決方案需要哪種存儲器
數據安全問題值得企業重視，對於企業來說，都需要一套數據安全解決方案，而這離不開好的存儲器的支持。現在很多企業都生產存儲器，可選的種類很多，其中戴爾的產品是個不錯的選擇。在戴爾生產的存儲器中，Dell EMC SC5020存儲陣列值得選購，它利用現代架構，在優化數據中心經濟效益的同時，提供變革性的固態硬碟、硬碟或混合存儲性能，自動節省存儲成本。戴爾存儲器能為企業數據安全提供保障。
Ⅷ 請比較多模塊存儲器的地址分配方案
首先，買一個三層的核心交換機，分出三個VLAN，分別連接三個大樓的中心交換機，因為你的機器數量較多，大樓之間建議用光纖連接。然後根據機器數量來分配IP，內部IP就可以了，不用申請外部的IP。
再在核心交換機的出口配置上申請的C類地址，做個路由，就可以通過核心交換機上網了，各個大樓內也可以互相訪問共享，但是，如果你想各個大樓之間也可以互相訪問和共享，那麼要在核心交換里設置一下VLAN間的訪問了。
(8)存儲器處理方案擴展閱讀：
模塊它具有兩個基本的特徵：外部特徵和內部特徵。外部特徵是指模塊跟外部環境聯系的介面（即其他模塊或程序調用該模塊的方式，包括有輸入輸出參數、引用的全局變數）和模塊的功能；內部特徵是指模塊的內部環境具有的特點（即該模塊的局部數據和程序代碼）。
模塊有各種類型，如單元操作模塊（換熱器、精餾塔、壓縮機等）、計算方法模塊（加速收斂演算法、最優化演算法等）、物理化學性質模塊（汽液相平衡計算、熱焓計算等）等。
Ⅸ 如何解決存儲器和CPU之間的時序配合問題，述說其詳細過程
http://blog.21ic.com/user1/3794/archives/2007/40244.html
分享】存儲器與CPU的連接2007-7-19 16:46:00
存儲器與CPU的連接
存儲器與CPU或系統匯流排的連接，這個題目很大。注意到以位元組為單位組織的存儲器是16位寬度、乃至32位寬度的存儲器的基礎，本著由易到難、由淺入深的原則，這里先考慮以位元組為單位組織的存儲器與8位CPU的連接，在下一節介紹16位寬度的存儲器與16位CPU(以8086為例)的連接，在後面的章節再討論32位CPU(以80386為例)的存儲器組織。
在考慮存儲晶元類型時，也是先考慮與CPU連接較為方便的SRAM和ROM，然後再指出DRAM與CPU連接時要特別考慮的地方。
在存儲器與CPU連接時一般要考慮以下幾個問題：
·CPU匯流排的負載能力。
·CPU與存儲器速度的配合問題。
·存儲器的地址空間分配。
·讀／寫控制信號的連接。
·數據線的連接。
·地址線的連接與存儲晶元片選信號的產生。
1．CPU匯流排的負載能力
CPU匯流排的驅動能力有限，通常為一到數個，TTL負載，因此，在較大的系統中需要考慮匯流排驅動。一般做法是，對單向傳送的地址和控制匯流排，可採用三態鎖存器(如74LS373、8282等)和三態單向驅動器(如74LS244)等來加以鎖存和驅動；對雙向傳送的數據匯流排，可採用三態雙向驅動器(如74LS245、8286等)來加以驅動。三態雙向驅動器也稱匯流排收發器或數據收發器。
2．CPU與存儲器速度的配合問題
每一種存儲晶元都有自己固有的時序特性，這在前面已多次講到。在和cPu相連時必須處理好時序的配合問題。處理這個問題應以CPU的時序為基準，從CPU的角度提要求。
例如，存儲晶元讀取時間應小於CPU從發出地址到要求數據穩定的時間間隔；存儲晶元從片選有效到輸出穩定的時間應小於系統自片選有效到cPu要求數據穩定的時間間隔。如果沒有滿足要求的存儲晶元，或者出於價格因素而選用速度較慢的存儲晶元時，則應提供外部電路，以產生READY信號，迫使CPU插入等待時鍾Tw。看一個具體的例子，2114-2的讀取時間最大為200 ns，而cPu要求的從地址有效到數據穩定的時間間隔為150 ns，則不能使用2114—2，可選用比它快的晶元。如果出於價格因素，一定要用2114—2，則需要設計READY產生電路，以便插入Tw。
3．存儲器的地址空間分配
內存通常分為RAM和ROM兩大部分，而RAM又分為操作系統佔用區和用戶區。另外，目前生產的存儲器晶元，單片的容量仍然是有限的，即它的定址空間是有限的，一般要由若干晶元組成一個存儲器。所以，在和CPU連接時需進行存儲器的地址空間分配，即需要事先確定每個晶元(或由「×l位」或「×4位」晶元組成的晶元組)所佔用的地址空間。
4．讀／寫控制信號的連接
總的原則是CPU的讀／寫控制信號分別和存儲器晶元的讀／寫信號輸入端相連。實際上，一般存儲器晶元沒有讀輸入端，是用寫無效時的片選信號兼作讀信號。有的存儲器晶元設有輸出允許()引腳，一般將該引腳和CPU的讀信號相連，以便該片被選中且讀信號有效時將片內數據輸出三態門打開。對於不需要在線編程的ROM晶元，不存在寫信號的連接。
5．數據線的連接
這個問題與存儲器的讀／寫寬度有關，而存儲器讀／寫的最大寬度一般為CPU對外數據匯流排的位數。在考慮存儲器與CPU的數據線連接時，總的原則是：如果選用晶元的晶元字和所要設計的存儲器的讀／寫寬度相同，則直接將它的數據線分別和CPU的數據線相連；如果晶元字的位數小於所要設計的存儲器的讀／寫寬度，則需進行「位擴展」，即用幾片組合在一起，使它們的晶元字位數的總和等於存儲器的讀／寫寬度，將它們的數據線分別和CPU的數據線按對應關系相連。
這里以8位CPU配8位寬度的存儲器為例。若選用「×8位」存儲晶元，則將它的8根數據線分別和CPU的8根數據線相連即可；而選用晶元字不足8位的存儲晶元，則需要用幾片(「×1位」晶元需8片，「×4位」位晶元需2片)才能構成一個8位寬度的存儲器，這時，需將這些晶元的數據線按位的對應關系分別和CPU的8根數據線相連。
有些存儲晶元，數據的輸入和輸出分別緩沖，一位數據設置DIN和DOUT兩個數據線引腳。對於這種晶元，需將一位的DIN和DOUT引腳連起來，再和CPU的一根數據線相連。
6．地址線的連接及存儲晶元片選信號的產生
一個存儲器系統通常需要若干個存儲晶元。為了能正確實現定址，一般的做法是，將cPu或系統的一部分地址線(通常是低位地址線，位數取決於存儲晶元的容量)連到所有存儲晶元，以進行片內定址(存儲晶元內均設有地址解碼器)；而用另一部分地址線(高位地址線)進行晶元選擇。存儲器系統設計的關鍵在於如何進行晶元選擇，即如何對高位地址解碼以產生晶元的片選信號，常用以下三種方法：
(1)線選法
用一根地址線直接作一個存儲晶元的片選信號。例如，一台8位微機，有16根地址線，現要配2 KB RAM和2 KB ROM，均選用2 K×8位的晶元，則各需一片。這時可採用一種最簡單的地址選擇方法，如圖3．24所示。將CPU的地址線的低11位(A10～A0)和兩個晶元的地址線分別相連，晶元的片選直接和其他的高位地址線中的一根相連，圖中A15反相後接RAM的，A14反相後接ROM的。這樣，A15、A14為1 0時選中RAM片，為0 1時選中ROM片。
這里分析一下RAM晶元佔用地址空間的情況。未用的地址位(這里是A13～A11)通常取0，即RAM晶元的設計地址空間為8000H～87FFH。將A15、A14固定為1 0，A10一AO作片內定址，當A13～A11取不同的組合時，可形成包括上述設計空間在內的8個區域。除去設計空間外，其他區域是：8800H～8FFFH，9000H～97FFH，…，B800H～BFFFH。由於A13～A11沒有參加解碼，訪問這7個區域中的任何一個單元都會影響到設計空間中相應的單元，因此，這7個區域不得他用。可以認為這些區域也被該RAM晶元所佔用著，稱這些區域為設計空間的重疊區。對於該例中的ROM晶元，同樣也存在7個重疊區，讀者可自行分析。
線選法的優點是簡單、無需外加選擇電路；缺點是不能有效地利用地址空間，也不便於系統的擴充。該方法可用在存儲容量需求小，且不要求擴充的場合，例如單片機應用系統。
(2)全解碼
全部地址線參加解碼，除去進行片內定址的低位地址線外，其餘地址線均參加解碼，以進行片選。例如，一台8位微機，現要求配8 KB RAM，選用2 K×8位的晶元，安排在64 KB地址空間低端的8 KB位置。圖3．25所示為該8 KB RAM與CPU(或系統匯流排)的連接。圖中74Lsl38是3線一8線解碼器。它有3個代碼輸入端c、B、A(A為低位)和8個解碼輸出端Y0～Y7。74LSl38還有3個使能端(或叫允許端)G1、和，第一個為高電平有效，後兩個為低電平有效。只有當它們為l 0 0時，解碼器才進行正常解碼；否則，解碼器不工作，所有的輸出均無效(為高)。表3．5是74LSl38的真值表。此外，常用的3線一8線解碼器還有8205，其輸入／輸出特性和74LS138完全一樣，只是使用了另一組信號名稱。
從圖3．25中可以看到，除片內定址的低位地址線外，高位地址都參與了解碼。根據圖中的接法，當A15～A1l為00000時，YO有效，選中左起第一片；為00001時，Y1有效，選中左起第二片，其他依此類推。
全解碼的優點是可利用全部地址空間，可擴充性好；缺點是解碼電路開銷大。
(3)部分解碼
它是前兩種方法的綜合，即除進行片內定址的低位地址線外，其餘地址線有一部分參加解碼以進行片選。以圖3．26所示為例，這里最高位A15沒有參加解碼。因為A15沒有參加解碼，所以也存在重疊區問題。
部分解碼是界於線選法和全解碼之間的一種方法，其性能也界於二者之間：可定址空間比線選法大，比全解碼小；而解碼電路比線選法復雜，比全解碼簡單。
上面圍繞存儲晶元片選信號的產生，說明了三種解碼方法。這些方法也適用於後面要介紹的I／O埠的定址。