‘壹’ 如何使用ISE配置锁相环pll
首先，在ISE14.4中新建一个工程。
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点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。
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起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.
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出现如下对话框，不用修改，点击finish。
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在左上角Hierarchy 方框内，如下图所示。
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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog
Mole, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。
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出现如下对话框，直接next。
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之后，出现如下对话框，也不用修改，直接点击finish。
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如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。
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如下图所示，红色方框内，为要填写的内容。
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保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。
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右击pll_test1后，点击New source ，出现如下对话框，选择
IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。
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然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。
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出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。
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然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。
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第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。
OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。
‘贰’ ISE 12.2如何配管脚啊，如何快速学习ISE12.2呢，谁有教程吗，麻烦高手指导一下
建立一个implementation constraints file的文件
里面管脚的配置正敏方乎培式是岁清唯 net “管脚名”=loc “地址名”；
‘叁’ chipscope怎么添加输出引脚
Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。
我在调试过程中常常遇到的一个问题搏凯就是，xilinx工具在逻辑综合的过程中，将自己RTL代码中的很多变量都优化掉了，使得调试的抓信号的过程很纠结。现在我就跟大家分享一下我的方法（ISE版本为14.3）。
第一种方法：更改优化选项设置。
在ChipScope中添加一些引脚的信号，但列表中并没有显示，原因是综合基氏唤的地方没设置好，应该将XST的属性设置成如下：keep hierarchy处为YES。
第二种方法：在RTL代码中进行一些声明。
对于wire型号，对于ISE12.3以后的版本，XST综合，可以使用(* KEEP="TRUE"*) wire [15:0] AD_reg;这样的声明，就可以在查找信号的信号找到wire类型的AD_reg信号进行观察。
使用方法示例如下图：
第三种方法：做一些不会被优化掉的冗余逻辑使想查看的信号不被优化掉。
如果某些信号使用了上面的两种方法还是不行的话，可是常常加一些冗余逻辑。加需要观察的核判信号打个节拍，然后接到引脚上，这时的信号是不会被优化掉的。在FPGA设计中常常都有一些空闲的引脚或者调试使用的引脚，将冗余逻辑的输出接到这些引脚上即可。
希望分享的经验能够帮助大家，在调试过程中更加顺利无阻。
‘肆’ 在ise中怎么分配管脚
老六-fpga
首先要写UCF文件。在ucf文件编辑一般格式：NET “端口” LOC = 引脚编号|标准电压。引脚编号看技术手册扰稿槐即可（对应你用的板子的技术手册）。标准电压的话在板子的电路图中可以找到，就是bankX相对应的电压（一般缓友在电路图的最后一页），希望你能采纳。
userwjp-263927
LS说的约束文件的确是一个很简单的方法，管理起来也很容易。
如果你实在不愿意用程序的方式来分配，当然也是可以的。（其实我个人更加推荐约束文件的方式。）
现在的ISE里有一个叫做PlanAhead的工具，可以通过GUI的方式来分配管敬隐脚。
‘伍’ ise 绑定管脚对于不需要的引脚怎么处理
右键 Generate Programming这一项，选择在右下角Property display Level一栏， 选氏岩择Advanced，滚唯然后如下图填上-g UnconstrainedPins:Allow 就可以了。歼备御
‘陆’ xilinx ise 编程引脚设置
p是positive
n是negative
分别为差分信号的正端和负端，如果不陵局理解尺空让请网络“‘差分信号’”
loc后面的是FPGA的管教名称，看fpga的datasheet可以知道后面的符号代表哪个引脚
比如"A2"有可能是是亏凯A行第二列的引脚，或者A列第二行的引脚
‘柒’ 你好，用verilog设计一个4位BCD码计数器的，请问怎么指定管脚呢
指定管脚信运不是用verilog来实现的。
quartusII，有个pin按钮，当编译实现完成后，会自动生成端口信号，然后你对应硬件的编滑启梁号填进去即可，顺便设置电压标准。ISE类似，只不过ISE可以用描述语言写成.ucf文件来指定旁冲管脚。
‘捌’ ise中怎么将fpga管脚设置成高组态
默认就是高阻态
‘玖’ ise里怎么把管脚拉成低电平
ise里怎么把管脚拉成低电平，拉管脚是有正确的方式的，操作的汪答时候一定要按照正确的方法去操作，不然的话拉出来是要不成的。下面是具体的操作方法
1.先开启引脚外部时钟，才能调用引脚，初始化辩槐如下困灶慧（库函数）
void KEY_GPIO_Config(void) { //定义一个GPIO_InitTypeDef 类型的结构体 GPIO_InitTypeDef GPIO_InitStructure; RCC_AHBPeriphClockCmd(RCC_AHBPeriph_GPIOA,ENABLE);//开启GPIOC的外设时钟 GPIO_InitStructure.GPIO_Pin = GPIO_Pin_6;//选择要用的GPIO引脚 GPIO_InitStructure.GPIO_Mode = GPIO_Mode_IN; GPIO_InitStructure.GPIO_PuPd = GPIO_PuPd_UP; //设置引脚模式为上拉输入模式 GPIO_Init(GPIOA, &GPIO_InitStructure); //调用库函数，初始化GPIO }
2、然后才可以拉高拉低电平
GPIO_ResetBits(GPIOA, GPIO_Pin_6); GPIO_SetBits(GPIOA, GPIO_Pin_6);
‘拾’ fpga未使用的管脚放在总线上如何设置管脚类型,不影响总线
如果是 Xilinx ISE 的话，在左侧Design窗口中的generate programming file按钮那里，右键点击，弹出菜单中的process properties选项卡里，有unused IOB的属性配置，即未用管脚熟悉配置，可选择为上拉，下拉或者悬空，你可以根据需要配置这个熟悉。
如果总线上的使能信号是低电平有效的，建议将默认unused IOB属性配置为 Pull Up即上拉，当然，具体配置啥还是要看你的系统中怎么要求的