❶ vivado怎么看设计最小周期
很高兴告诉你！
自从去年10月Xilinx发布ISE147之后，ISE套件便暂时没有了更新计划，相当于进入了软件生命中的“中年”；而当初在2012x版本还作为ISE套件中的一个组件的Vivado，此时已经如早上8、9点钟的太阳一样冉冉升起：因为随着FPGA/SOC制造工艺、硬件单规模和设计方法的不断改进，传统的基于ISE的设计方法已经逐渐不能满足我们的要求了。所以针对新的Artix-7/Kintex-7/Virtex-7芯片，Xilinx都建议我们使用全新设计的Vivado套件来进行开发（使用Spartan-6的筒子可以在新设计中考虑向Artix-7过渡了）。此外，因为ISE套件已经没有升级计划表，所以对新的作系统也无法支持了，例如在Win8/81上面，ISE147几乎无法完美运行，而从Vivado20141版本就开始全面支持了。
直观的来看，我理解的Vivado套件，相当于把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多个独立的套件集合在一个Vivado设计环境中，在这个集合的设计流程下，不同的设计阶段我们采用不同的工具来完成，此时Vivado可以自动变化菜单、工具栏，可以显着提高效率：因为不需要在多个软件间来回切换、调用，白白浪大量的时间。基于Vivado IP集成器（IPI），则把我们对硬件的配置更好地集成到我们的设计中，既极大地提高了对IP的使用和管理，也帮助我们减小了软件和硬件（例如ZYNQ器件的PS）之间的隔阂。Vivado HLS则可以把现有的C代码，在一些特定的规范下直接转换为可综合的逻辑，这也将极大地提高我们实现和移植现有算法的速度。
因为Vivado套件较为复杂，所以先用一个对比测试，来检验一下它们之间的性能差别。采用的测试环境是：
作系统：win7 sp1x64
CPU：I7-4770k，开启超线程，全部超频至43GHz
ISE： 147
Vivado：20141
使用的芯片：ZYNQ系列中的xc7z020-clg400-2（设计全部在PL中实现）
待测试程序：一个用来做实时仿真的模型（算下来有140424行Verilog代码）。为了减小硬盘的延迟影响，作系统和软件都安装在SSD上面，而把工程文件放在RAMdisk上面（因为综合、实现的过程都需要大量的小文件读取作）。
运行的测试：输入正确的工程，但是清理所有工程文件，这样就可以从0开始完成所有的综合、翻译、映射、布局布线和升级bit流文件的所有作；使用的策略则全部用默认策略。
首先，在ISE上运行，测试开始时间是7：33：10，生成bit文件的时间是7：37：01，共花了231秒。
然后，在Vivado上运行。为了方便测试，在Vivado套件里直接导入ISE的工程，源文件都可以正常导入，但是约束文件需要重新配置，因为ISE使用的ucf格式，而Vivado则升级为更先进的xdc格式，需要全部重写约束文件。不过这也不是特别困难的事情，例如管脚约束的转换就比较容易：
例如，ucf为：
NET "gateway_out1[0]" LOC = Y12;
NET "gateway_out1[0]" IOSTANDARD = LVCMOS18;
xdc则为：
set_property PACKAGE_PIN Y12 [get_ports {gateway_out1[0]}]
set_property IOSTANDARD LVCMOS18 [get_ports {gateway_out1[0]}]
为了快速转换，用查找/替换可以较快的完成其中的一部分转换。
然后在Vivado中点击reset runs，如图1所示，这样会清除所有潜在的已经生成的结果（清除综合的结果时可以选择自动清除实现的结果）。
图1 reset runs
为了分发挥Vivado套件的潜力，在tcl console里输入下面的脚本：
set_param generalmaxThreads 8
这样就可以分发挥最大的CPU潜力了（例如DRC检查可以使用全部的线程进行并行作）。然后运行产生比特流的作，开始时间是8：15：20，生成bit文件的时间是8：17：12，共花了112秒。
对比ISE的231秒，可以看出Vivado使用的时间只有ISE的485%。俗话说，“时间就是金”，“效率就是生命”，Vivado只用了不到ISE一半的时间就完成了这个复杂工程的全部实现过程，数据非常有说服力。当然Vivado使用的内存貌似比ISE多了几百MB，但是对于现在配置中等的机器都可以达到8GB内存的情况下，这点内存的差距还是可以忽略的。（好马配好鞍，电脑的这点投资和高端的芯片带来的性能提升和time-to-market减小相
❷ ISE软件怎么进行xilinx的FPGA芯片资源的估算是综合，布局布线后，还是其他环节，哪个窗口观察
在布局布线之后，点击Project->Design Summary/Reports，或者直接点击工具栏中的“∑”符号，就可以在Device Utilization Summary窗口中看到FPGA的资源占用情况了。
❸ Xilinx ISE软件里面Block Memory Generator设置出错
大小为6.42KB是能放下的，但是这是压缩后的容量，425*260即使是单像素8bit，也有100KB左右，肯定是放不下的，存放图片或者大容量数据，你应该优先考虑flash，spi 配置flash也可以利用
❹ xilinx ise10.1问题
是下载线是USB的还是并口的？
若是USB的，如果开发板和下载线都没问题，下载配置也没问题，则可能是USB驱动的问题，如果刚装过其他版本的ISE则可能导致上述问题，最简单的方法就是卸载后重装ISE。
还有可能是开发板上的跳线没搞对，下载模式的问题
❺ ISE写好程序后如何查看电路
先check syntax（检查语法），通过后，没有问题就可以synthesize（综合），然后就可以看到rtl级的原理图，在左边processes的框框里面，点synthesize里面的VIEW ,
❻ ISE12.3的IMPACT下拉菜单中没有direct SPI configuration怎么把他弄出来啊 但是ISE9.1里面是有的
鼠标双击“Boundary Scan”
单击鼠标右键，选择第三项“Initialize Chain”
双击芯片模型上的“SPI”，加入要写入的目标代码。
加入目标代码后，弹出的对话选择AT45DB161D（芯片类型）
❼ 如何在ise中查看已经综合好的电路的时间（速度）和空间（面积）性能
design summary窗口里的design overview（summary&statis timing）
design summary窗口里的detailed reports提供详细信息
注意 有些detailed reports默认是不生成的 如果想看需要在implementation properties里开启选项
❽ Quartus II软件与ISE软件分别是干什么用的
Quartus II 是Altera公司的综合性CPLD/FPGA开发软件，可以完成从设计输入到硬件配置的完整PLD设计流程，内嵌自有的综合器以及仿真器，有原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式。
ISE是Xilinx公司的硬件设计工具。通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
(8)如何查ise软件的配置速率扩展阅读：
Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
❾ 初学ISE开发FPGA遇到点问题，希望高手可以帮忙解惑。
1、speed是指在同一型号的FPGA有不同速度等级的，FPGA的spec会讲到，这个对你的程序一般不会有影响；
2、ISE 的程序烧录是采用Xilinx iMPACT来完成的，没有集成到ISE内，至于那个FLASH的型号，你不要选择，打开iMPACT，连接FPGA与电脑，然后新建工程，自动就可以扫描到你的FPGA和FLASH型号，这个时候你就可以选择烧录FPGA还是FLASH了；
3、vhdl-93和vhdl-200x是两种不同的语言版本，vhdl-200x提供了一些新的关键字定义，有兴趣的话可以研究下。
希望能帮到你。