❶ Core i3/i5/i7在其芯片中有多少级cache有图形处理器吗是几位
i系列的处理器有很多，大致就是i3 i5 i7这三大类
【Core i7】
Core i7（中文：酷睿 i7，内核代号：Bloomfield）处理器是英特尔于2008年推出的64位四内核CPU，沿用I7 920x86-64指令集，并以Intel Nehalem微架构为基础，取I7 920代Intel Core 2系列处理器。Nehalem曾经是Pentium 4 10 GHz版本的代号。Core i7的名称并没有特别的含义，Intel表示取i7此名的原因只是听起来悦耳，'i'和'7'都没有特别的意思，更不是指第7代产品。而Core就是延续上一代Core处理器的成功，有些人会以“爱妻”昵称之
【Core i5】
面对着价格昂贵的Core i7，新架构处理器很难走进广大消费者的生活之中，不过近日曝光了又一款基于Nehalem架构的双核处理器，其依旧采用整合内存控制器，三级缓存模式，L3达到8MB，支持Turbo Boost等技术的新处理器——Core i5酷睿I5。Core i5 采用的是成熟的DMI（Direct Media Interface），相当于内部集成所有北桥的功能，采用DMI用于准南桥通信，并且只支持双通道的DDR3内存
【Core i3】
Core i3可看作是Core i5的进一步精简版，将有32nm工艺版本（研发代号为Clarkdale，基于Westmere架构）这种版本。Core i3最大的特点是整合GPU（图形处理器），也就是说Core i3将由CPU+GPU两个核心封装而成。由于整合的GPU性能有限，用户想获得更好的3D性能，可以外加显卡。值得注意的是，即使是Clarkdale，显示核心部分的制作工艺仍会是45nm。
您也可以试试搭载了第六代智能英特尔酷睿处理器的产品，创新性的使用模式，如实感技术，姿势控制，语音识别，2D/3D影像，突破传统PC使用体验，无论办公学习、畅玩游戏或者观看超高清影像播放，均得心应手，引领产品创新。
❷ sass构建CSS时，如何给文件随机加版本号，以防止老文件缓存
1、线上的时候：在模板文件里对css跟js的引入路径后面追加一个类似于常量来做版本号
<link rel="stylesheet" href="style.css?version=20150828" />
2、线下测试的时候：对css跟js的引入路径后面追加随机数，时时刻刻更新，避免缓存影响了调试。
3、线下测试后：升级常量的版本号，把代码更新上去，这样用户的浏览器刷新就用到了新的样式，而又用到了缓存。
❸ 3600一二级缓存只有64，512k
大哥 是你看错了 AMD 3600+的 2级 缓存是 256K *2
AMD 3800+的2级缓存 才是 512K*2
http://detail.zol.com.cn/cpu/index88958.shtml
http://detail.zol.com.cn/cpu/index99009.shtml
AMD 3600 有2个版本 一个是 65nm的 2级缓存是 512*2
一个是 90nm的 2级缓存是 256*2 估计你买到的是90nm的
❹ SpringCache优化、缓存一致性、多级缓存
先记录一些纲要
1、SpringCache是写库之后更新的策略，对缓存一致性的不太友好
2、继承RedisCacheManager重写createRedisCache，继承RedisCache重写put
3、缓存一致性有两个方案，一个是先写库再删除缓存、第二个是先删除缓存再写库。
先写库再删除缓存配合超时时间一般没啥问题，极端的情况遇到缓存失效，线程读库和加缓存之间，完成了一次写库和删缓存的操作，导致加的缓存是旧的。总结就是读中加入了一次写。A读库 B写库 B删缓存 A加缓存。
先删缓存再写库的话，是写中加入了一次读。A删缓存 B读库 B加缓存 A写库A。这个概率比上面的大。
这两种方案的问题的解决方式是一样的，就是延时双删策略。即：
删缓存 写库 延时再次删除缓存（需超过一次读库的时间，可以新启线程完成）
或者 写库 删缓存 延时再次删除缓存（需超过一次读库的时间，可以新启线程完成）
如果有主从读写分离，需要将延时再加上主从同步的时间。
还有个第二次删除失败的问题，这个问题可以通过消息中间件，反复尝试进行。或者通过订阅binlog，反复进行。
多级缓存可以参考阿里开源的JetCache的实现
后面会给出demo和源码解析。
❺ 一二 三 级缓存 分别都有多大啊
CPU产品中，一级缓存的容量基本在4KB到64KB之间，二级缓存的容量则 二级缓存
分为128KB、256KB、512KB、1MB、2MB等。一级缓存容量各产品之间相差不大，而二级缓存容量则是提高CPU性能的关键。二级缓存容量的提升是由CPU制造工艺所决定的，容量增大必然导致CPU内部晶体管数的增加，要在有限的CPU面积上集成更大的缓存，对制造工艺的要求也就越高历年来Intel都是通过二级缓存的大小来划分产品线，初期只有奔腾和赛扬两种规格，到了酷睿2时代Intel达到了登峰造极的境界：仅仅是双核产品就拥有512K、1M、2M、3M、4M、6M多达六个版本，四核产品也有4M、6M、8M、12M四个版本，令人眼花缭乱！而三级缓存从2MB增加到6MB！
❻ CPU多级缓存架构
1、基本概念
1.1、总线
前端总线（FSB）就是负责将CPU连接到内存的一座桥，前端总线频率则直接影响CPU与内存数据交换速度，如果FSB频率越高，说明这座桥越宽，可以同时通过的车辆越多，这样CPU处理的速度就更快。目前PC机上CPU前端总线频率有533MHz、800MHz、1066MHz、1333MHz、1600MHz等几种，前端总线频率越高，CPU与内存之间的数据传输量越大。
前端总线——Front Side Bus（FSB），是将CPU连接到北桥芯片的总线。选购主板和CPU时，要注意两者搭配问题，一般来说，前端总线是由CPU决定的，如果主板不支持CPU所需要的前端总线，系统就无法工作。
1.2、频率与降频
只支持1333内存频率的cpu和主板配1600内存条就会降频。核心数跟ddr2和ddr3没关系，核心数是cpu本身的性质，cpu是四核的就是四核的，是双核的就是双核的。如果cpu只支持1333，而主板支持1600，那也会降频；cpu支持1600而主板只支持1333那不仅内存会降频，而且发挥不出cpu全部性能。
另外如果是较新的主板cpu，已经采用新的qpi总线，而不是以前的fsb总线。以前的fsb总线一般是总线为多少就支持多高的内存频率。而qpi总线的cpu集成了内存控制器，5.0gt/s的cpu可能只支持1333内存频率，但是总线带宽相当于1333内存的内存带宽的两倍，这时候，组成1333双通道，内存速度就会翻倍，相当于2666的内存频率。
1.3、cache line
Cache Line可以简单的理解为CPU Cache中的最小缓存单位。目前主流的CPU Cache的Cache Line大小都是64Bytes。假设我们有一个512字节的一级缓存，那么按照64B的缓存单位大小来算，这个一级缓存所能存放的缓存个数就是512/64 = 8个。
2、CPU多级缓存架构
级别越小的缓存，越接近CPU， 意味着速度越快且容量越少。
3、多核CPU多级缓存一致性协议MESI
为了解决这个问题，芯片设计者制定了一个规则。当一个 CPU 修改高速缓存行中的字节时，计算机中的其它 CPU 会被通知，它们的高速缓存将视为无效。于是，在上面的情况下， CPU2 发现自己的高速缓存中数据已无效， CPU1 将立即把自己的数据写回 RAM ，然后 CPU2 重新读取该数据。 可以看出，高速缓存行在多处理器上会导致一些不利。
多核CPU的情况下有多个一级缓存，如何保证缓存内部数据的一致,不让系统数据混乱。这里就引出了一个一致性的协议MESI。
MESI 是指4中状态的首字母。每个Cache line有4个状态，可用2个bit表示，它们分别是：
注意： 对于M和E状态而言总是精确的，他们在和该缓存行的真正状态是一致的，而S状态可能是非一致的。如果一个缓存将处于S状态的缓存行作废了，而另一个缓存实际上可能已经独享了该缓存行，但是该缓存却不会将该缓存行升迁为E状态，这是因为其它缓存不会广播他们作废掉该缓存行的通知，同样由于缓存并没有保存该缓存行的的数量，因此（即使有这种通知）也没有办法确定自己是否已经独享了该缓存行。
从上面的意义看来E状态是一种投机性的优化：如果一个CPU想修改一个处于S状态的缓存行，总线事务需要将所有该缓存行的变成invalid状态，而修改E状态的缓存不需要使用总线事务。
3.2、MESI状态转换
1.触发事件
触发事件描述本地读取（Local read）本地cache读取本地cache数据本地写入（Local write）本地cache写入本地cache数据远端读取（Remote read）其他cache读取本地cache数据远端写入（Remote write）其他cache写入本地cache数据
2.cache分类：
前提：所有的cache共同缓存了主内存中的某一条数据。
本地cache:指当前cpu的cache。
触发cache:触发读写事件的cache。
其他cache:指既除了以上两种之外的cache。
注意：本地的事件触发 本地cache和触发cache为相同。
下图示意了，当一个cache line的调整的状态的时候，另外一个cache line 需要调整的状态。
3.3、多核缓存协同操作
假设有三个CPU A、B、C，对应三个缓存分别是cache a、b、 c。在主内存中定义了x的引用值为0。
单核读取
那么执行流程是：
CPU A发出了一条指令，从主内存中读取x。
从主内存通过bus读取到缓存中（远端读取Remote read）,这是该Cache line修改为E状态（独享）.
双核读取
那么执行流程是：
CPU A发出了一条指令，从主内存中读取x。
CPU A从主内存通过bus读取到 cache a中并将该cache line 设置为E状态。
CPU B发出了一条指令，从主内存中读取x。
CPU B试图从主内存中读取x时，CPU A检测到了地址冲突。这时CPU A对相关数据做出响应。此时x 存储于cache a和cache b中，x在chche a和cache b中都被设置为S状态(共享)。
修改数据
那么执行流程是：
CPU A 计算完成后发指令需要修改x.
CPU A 将x设置为M状态（修改）并通知缓存了x的CPU B, CPU B将本地cache b中的x设置为I状态(无效)
CPU A 对x进行赋值。
同步数据
那么执行流程是：
CPU B 发出了要读取x的指令。
CPU B 通知CPU A,CPU A将修改后的数据同步到主内存时cache a 修改为E（独享）
CPU A同步CPU B的x,将cache a和同步后cache b中的x设置为S状态（共享）。
MESI优化和他们引入的问题
缓存的一致性消息传递是要时间的，这就使其切换时会产生延迟。当一个缓存被切换状态时其他缓存收到消息完成各自的切换并且发出回应消息这么一长串的时间中CPU都会等待所有缓存响应完成。可能出现的阻塞都会导致各种各样的性能问题和稳定性问题。
CPU切换状态阻塞解决-存储缓存（Store Bufferes）
比如你需要修改本地缓存中的一条信息，那么你必须将I（无效）状态通知到其他拥有该缓存数据的CPU缓存中，并且等待确认。等待确认的过程会阻塞处理器，这会降低处理器的性能。应为这个等待远远比一个指令的执行时间长的多。
Store Bufferes
为了避免这种CPU运算能力的浪费，Store Bufferes被引入使用。处理器把它想要写入到主存的值写到缓存，然后继续去处理其他事情。当所有失效确认（Invalidate Acknowledge）都接收到时，数据才会最终被提交。 这么做有两个风险
Store Bufferes的风险 第一、就是处理器会尝试从存储缓存（Store buffer）中读取值，但它还没有进行提交。这个的解决方案称为Store Forwarding，它使得加载的时候，如果存储缓存中存在，则进行返回。 第二、保存什么时候会完成，这个并没有任何保证。
试想一下开始执行时，CPU A保存着finished在E(独享)状态，而value并没有保存在它的缓存中。（例如，Invalid）。在这种情况下，value会比finished更迟地抛弃存储缓存。完全有可能CPU B读取finished的值为true，而value的值不等于10。
即isFinsh的赋值在value赋值之前。
这种在可识别的行为中发生的变化称为重排序（reordings）。注意，这不意味着你的指令的位置被恶意（或者好意）地更改。
它只是意味着其他的CPU会读到跟程序中写入的顺序不一样的结果。
3.4、硬件内存模型
执行失效也不是一个简单的操作，它需要处理器去处理。另外，存储缓存（Store Buffers）并不是无穷大的，所以处理器有时需要等待失效确认的返回。这两个操作都会使得性能大幅降低。为了应付这种情况，引入了失效队列。它们的约定如下：
原文连接
❼ 简述回源原理和CDN常见多级缓存
回源比分为回源请求数比例及回源流量比例两种
浏览器本地缓存失效后，浏览器会向CDN边缘节点发起请求。类似浏览器缓存，CDN边缘节点也存在着一套缓存机制。
CDN的分流作用不仅减少了用户的访问延时，也减少的源站的负载。但其缺点也很明显：当网站更新时，如果CDN节点上数据没有及时更新，即便用户再浏览器使用Ctrl +F5的方式使浏览器端的缓存失效，也会因为CDN边缘节点没有同步最新数据而导致用户访问异常。
CDN边缘节点对开发者是透明的，相比于浏览器Ctrl+F5的强制刷新来使浏览器本地缓存失效，开发者可以通过CDN服务商提供的“刷新缓存”接口来达到清理CDN边缘节点缓存的目的。这样开发者在更新数据后，可以使用“刷新缓存”功能来强制CDN节点上的数据缓存过期，保证客户端在访问时，拉取到最新的数据。
参考文献： https://blog.csdn.net/mountains2001/article/details/52766431
https://blog.csdn.net/wangxin1982314/article/details/51050206/
https://blog.csdn.net/songchunmin_/article/details/69942991
❽ 现在英特尔cpu内缓存最大多少
intel cpu内置缓存仍是M级别，而且分为多级缓存、不同用途的缓存，与内存比较来看缓存的访问速度快，缓存的管型与结构也与现在的动态内存结构不一样，制造的成本比较动态内存贵，因此缓存仍是M级别缓存容量。
❾ 多级缓存的读取顺序
读取数据顺序:L1、L2、L3、内存、外部存储器。
传统的cpu通过fsb直连内存的方式显然就会因为内存访问的等待，导致cpu吞吐量下降，内存成为性能瓶颈。同时又由于内存访问的热点数据集中性，所以需要在cpu与内存之间做一层临时的存储器作为高速缓存。
应用于SOA甚至微服务的场景，内存相当于存储业务数据的持久化数据库，其吞吐量肯定是远远小于缓存的，而对于java程序来讲，本地的jvm缓存优于集中式的redis缓存。关系型数据库操作方便、易于维护且访问数据灵活，但是随着数据量的增加，其检索、更新的效率会越来越低。所以在高并发低延迟要求复杂的场景，要给数据库减负，减少其压力。