Ⅰ cpu中L1核心缓存和L1数据缓存是什么有什么用
L1是一级缓冲,L2是二级缓冲,LS已经说了,还有L3 AMD的CPU主要需要L1的缓冲,而INTEL的CPU,因设计结构不同,并没有严格意义上的L1,所以INTEL主要看L2缓冲,这是设计上的不同带来的结果,不能靠缓冲对两家的CPU进行对比 缓冲的作用就是寄存CPU需要处理的命令列,缓冲越大,存储的越多,CPU就能执行的越多,CPU自带的缓冲是最直接的存储,读取是最快的,这样就减少了读盘时间,间接提高处理效率 如果楼主是为玩游戏问这个,很少有游戏对CPU的缓冲有需求,即使有,那也是那种规模非常大的游戏,比如<横扫千军><最高指挥官>等,这些场面巨大的游戏,对CPU的缓冲非常敏感,而相反,如孤岛,失落星球,刺客等动作FPS游戏,对缓冲的依赖则没前面提到的需求来得高
Ⅱ 电脑参数里的缓存指的是L1还是L2
电脑CPU的缓存分L1和L2，指的是一级缓存和二级缓存。
在参数一样的情况下缓存越大速度越快。
回答完毕，请采纳
Ⅲ cpuL1数据缓存，cpuL1指令缓存和L1高速缓存的关系详解
2、CPU Level 1 Cache/Internal Cache（中央处理器一级缓存/内部缓存）
选项：Enabled，Disabled
此设置用于控制CPU的主缓存开启/关闭，L1 Cache对机器的整体性能有很大影响，关闭以后系统的性能会下降几个数量级。在超频的时候，一级缓存往往是成功与否的关键所在，比如你不能超到500MHz，并不代表CPU不能上500MHz，很可能是L1 Cache无法达到，所以关闭一级缓存可以提升超频的成功率。
3、CPU Level 2 Cache/External Cache（中央处理器二级缓存/外部缓存）
选项：Enabled，Disabled
此设置用于控制CPU的主缓存开启/关闭，它对系统和超频的影响如同一级缓存，关闭L2 Cache也能够超频的成功率。
4、CPU L2 Cache ECC Checking（CPU二级缓存ECC校验）
选项：Enabled，Disabled
系统可以启用CPU内部L2Cache进行ECC（Error Checking and Correction，错误检查修正）检测，默认值是Enable，它可以侦察并纠正单位信号错误保持资料的准确性，对超频的稳定性有帮助，但不能侦察双位信号错误。这里要注意的是，启用ECC检测将会延迟系统自检的时间和降低机器的性能，而且必须内存支持才能开启此特性。
L1高速缓存，也就是我们经常说的一级高速缓存。在CPU里面内置了高速缓存可以提高CPU的运行效率。内置的L1高速缓存的容量和结构对CPU的性能影响较大，不过高速缓冲存储器均由静态RAM组成，结构较复杂，在CPU管芯面积不能太大的情况下，L1级高速缓存的容量不可能做得太大。采用回写(Write Back)结构的高速缓存。它对读和写*作均有可提供缓存。而采用写通(Write-through)结构的高速缓存，仅对读*作有效。在486以上的计算机中基本采用了回写式高速缓存。在目前流行的处理器中，奔腾Ⅲ和Celeron处理器拥有32KB的L1高速缓存，奔腾4为8KB，而AMD的Duron和Athlon处理器的L1高速缓存高达128KB。
L2高速缓存，指CPU第二层的高速缓存，第一个采用L2高速缓存的是奔腾 Pro处理器，它的L2高速缓存和CPU运行在相同频率下的，但成本昂贵，市场生命很短，所以其后奔腾 II的L2高速缓存运行在相当于CPU频率一半下的。接下来的Celeron处理器又使用了和CPU同速运行的L2高速缓存，现在流行的CPU,无论是AthlonXP和奔腾4，其L2高速缓存都是和CPU同速运行的。除了速度以外，L2高速缓存容量也会影响CPU的性能，原则是越大越好，现在家庭用CPU容量最大的是512KB，而服务器和工作站上用CPU的L2高速缓存更高达1MB-3MB。
cpuL1缓存首先是CPU的内部结构决定，CPU是由硅晶原片切割而成的，一块晶原片切割的CPU块有限，所以一个CPU的结构要非常合理地搭配L1，L2缓存大小，P4640比P4630高频，所以内部结构有所不同。而L1缓存的作用是数据交换的“超高速”通道，所以其大小不是重点，内部参数才是关键，只要参数（CL值，延迟等）够快，完全可以弥补大小的差距，像P-M 1。7G的CPU由于L1缓存的参数够高，虽然容量有不足，但在性能测试上L1缓存的速度比P4 630快的多。所以不必刻意要求L1缓存大小。（另外，CPU的缓存速度比一般内存快的多，大概快几十倍）
高速缓存英文是cache。一种特殊的存储器子系统，其中复制了频繁使用的数据，以利于CPU快速访问。存储器的高速缓冲存储器存储了频繁访问的 RAM 位置的内容及这些数据项的存储地址。当处理器引用存储器中的某地址时，高速缓冲存储器便检查是否存有该地址。如果存有该地址，则将数据返回处理器；如果没有保存该地址，则进行常规的存储器访问。因为高速缓冲存储器总是比主RAM 存储器速度快，所以当 RAM 的访问速度低于微处理器的速度时，常使用高速缓冲存储器。
Ⅳ 什么是高速缓存L1高速缓存作用
高速缓存英文是cache。一种特殊的存储器子系统，其中复制了频繁使用的数据，以利于CPU快速访问。存储器的高速缓冲存储器存储了频繁访问的 RAM 位置的内容及这些数据项的存储地址。当处理器引用存储器中的某地址时，高速缓冲存储器便检查是否存有该地址。如果存有该地址，则将数据返回处理器；如果没有保存该地址，则进行常规的存储器访问。因为高速缓冲存储器总是比主RAM 存储器速度快，所以当 RAM 的访问速度低于微处理器的速度时，常使用高速缓冲存储器。
L1高速缓存，也就是我们经常说的一级高速缓存。在CPU里面内置了高速缓存可以提高CPU的运行效率。内置的L1高速缓存的容量和结构对CPU的性能影响较大，不过高速缓冲存储器均由静态RAM组成，结构较复杂，在CPU管芯面积不能太大的情况下，L1级高速缓存的容量不可能做得太大。采用回写(Write Back)结构的高速缓存。它对读和写*作均有可提供缓存。而采用写通(Write-through)结构的高速缓存，仅对读*作有效。在486以上的计算机中基本采用了回写式高速缓存。在目前流行的处理器中，奔腾Ⅲ和Celeron处理器拥有32KB的L1高速缓存，奔腾4为8KB，而AMD的Duron和Athlon处理器的L1高速缓存高达128KB。
L2高速缓存，指CPU第二层的高速缓存，第一个采用L2高速缓存的是奔腾 Pro处理器，它的L2高速缓存和CPU运行在相同频率下的，但成本昂贵，市场生命很短，所以其后奔腾 II的L2高速缓存运行在相当于CPU频率一半下的。接下来的Celeron处理器又使用了和CPU同速运行的L2高速缓存，现在流行的CPU,无论是AthlonXP和奔腾4，其L2高速缓存都是和CPU同速运行的。除了速度以外，L2高速缓存容量也会影响CPU的性能，原则是越大越好，现在家庭用CPU容量最大的是512KB，而服务器和工作站上用CPU的L2高速缓存更高达1MB-3MB。
——》1，高速缓存（Cache），全称“高速缓冲存储器”。
——》2，例如：当CPU处理数据时，它会先到高速缓存中去寻找，如果数据因之前的操作已经读取而被暂存其中，就不需要再从主内存中读取数据——由于CPU的运行速度一般比主内存快，因此若要经常存取主内存的话，就必须等待数个CPU周期从而造成浪费。
——》3，提供“高速缓存”的目的是为了让数据存取的速度适应CPU的处理速度，其基于的原理是内存中“程序执行与数据访问的局域性行为”。
——》4，现在Cache的概念已经被扩充了：不仅在CPU和主内存之间有Cache，而且在内存和硬盘之间也有Cache（磁盘高速缓存），乃至在硬盘与网络之间也有某种意义上的“Cache”（Internet临时文件夹）。
——》5，凡是位于速度相差较大的两种硬件之间的，用于协调两者数据传输速度差异的结构，均可称之为Cache。
——》6，所以硬盘和内存之间的Cache就叫做磁盘高速缓存。它是在内存中开辟一块位置，来临时存取硬盘中的数据。这项技术可使计算机读写时的存储系统平均数据传输率提高5－10倍，适应了当前激增的海量数据存储需求。
——》7，在DOS时代，我们用：
smartdrv 内存容量
命令来加载硬盘高速缓存。自从有了Windows后，我们就不需要加载硬盘高速缓存了，因为Windows本身有自己的高速缓存管理单元，如果强行使用smartdrv命令加载，反而会影响Windows的性能。
——》8，我们在用硬盘安装Win2000/XP时候，系统会提示加载高速缓存，这是因为在安装的初期还是DOS操作，所以为了达到读存的速度，安装程序要求加载高速缓存。
Ⅳ 什么是CPU的L1缓存
Cache(一级缓存)是CPU第一层高速缓存。内置的L1高速缓存的容量和结构对CPU的性能影响较大，不过高速缓冲存储器均由静态RAM组成，结构较复杂，在CPU管芯面积不能太大的情况下，L1级高速缓存的容量不可能做得太大。一般L1缓存的容量通常在32—256KB。L2Cache(二级缓存)是CPU的第二层高速缓存，分内部和外部两种芯片。内部的芯片二级缓存运行速度与主频相同，而外部的二级缓存则只有主频的一半。L2高速缓存容量也会影响CPU的性能，原则是越大越好，现在家庭用CPUL2高速缓存最大的是512KB，而服务器和工作站上用CPU的L2高速缓存更高达1MB-3MB。
Ⅵ L1是什么意思
L1，译名厦门L1路、L1线，全称厦门L1线，厦门快速公交，即厦门市快速公交系统（BRT），属于厦门市快速公交运营有限公司。
2008年09月01日起，L1线开始投入运营（第一码头站←→成功大道站）。
2016年02月02日起，“成功大道站”更名为“厦港公交场站”（第一码头站←→厦港公交场站）。
2016年10月15日起，优化调整L1线为微循环线路（BRT第一码头站→经厦大西村→BRT第一码头站）环线。
2016年11月01日起，调整L1线双向运行（BRT第一码头站←→厦大西村站）。
2017年03月01日起，L1线更改线号为71路（BRT第一码头站←→厦大西村站）。
沿途站点
L1线BRT链接线BRT第一码头站[首班06:10末班22:40]←→厦大西村站[首班05:50末班22:20]
跨段站点：BRT第一码头——厦大西村
票价：上车0.5元，全程0.5元，E通卡0.3元。
上行
BRT第一码头站→鹭江道站→轮渡站→妇幼保健院站→大生里站→华侨博物院站→理工学院思明校区站→厦大西村站
下行
厦大西村站→中华儿女美术馆站→民族路站→外贸新村站→思明区政府站→和平码头站→海滨大厦站→轮渡邮局站→BRT第一码头站
Ⅶ cpuL1数据缓存，cpuL1指令缓存和L1高速缓存的关系详解
内置的l1高速缓存的容量和结构对cpu的性能影响较大，不过高速缓冲存储器均由静态ram组成cache(一级缓存)是cpu第一层高速缓存。l2cache(二级缓存)是cpu的第二层高速缓存，分内部和外部两种芯片，结构较复杂。l2高速缓存容量也会影响cpu的性能，原则是越大越好，现在家庭用cpul2高速缓存最大的是512kb，而服务器和工作站上用cpu的l2高速缓存更高达1mb-3mb，在cpu管芯面积不能太大的情况下，l1级高速缓存的容量不可能做得太大。一般l1缓存的容量通常在32—256kb。内部的芯片二级缓存运行速度与主频相同，而外部的二级缓存则只有主频的一半
Ⅷ 一级数据缓存跟一级指令缓存是什么意思
一级缓存（Level 1 Cache）简称L1 Cache，位于CPU内核的旁边，是与CPU结合最为紧密的CPU缓存，也是历史上最早出现的CPU缓存。由于一级缓存的技术难度和制造成本最高，提高容量所带来的技术难度增加和成本增加非常大，所带来的性能提升却不明显，性价比很低，而且现有的一级缓存的命中率已经很高，所以一级缓存是所有缓存中容量最小的，比二级缓存要小得多。 一般来说，一级缓存可以分为一级数据缓存（Data Cache，D-Cache）和一级指令缓存（Instruction Cache，I-Cache）。二者分别用来存放数据以及对执行这些数据的指令进行即时解码，而且两者可以同时被CPU访问，减少了争用Cache所造成的冲突，提高了处理器效能。目前大多数CPU的一级数据缓存和一级指令缓存具有相同的容量，例如AMD的Athlon XP就具有64KB的一级数据缓存和64KB的一级指令缓存，其一级缓存就以64KB+64KB来表示，其余的CPU的一级缓存表示方法以此类推。 二级缓存是CPU性能表现的关键之一，在CPU核心不变化的情况下，增加二级缓存容量能使性能大幅度提高。而同一核心的CPU高低端之分往往也是在二级缓存上有差异，由此可见二级缓存对于CPU的重要性。
Ⅸ CPU Cache一L1 L2 L3 TLB
cache是一种又小又快的存储器。它存在的意义是弥合Memory与CPU之间的速度差距。
现在的CPU中有好几个等级的缓存。通常L1和L2缓存都是每个CPU一个的, L1缓存有分为L1i和L1d，分别用来存储指令和数据。L2缓存是不区分指令和数据的。L3缓存多个核心共用一个，通常也不区分指令和数据。 还有一种缓存叫TLB，它主要用来缓存MMU使用的页表，通常我们讲缓存（cache)的时候是不算它的。
Cache hierarchy of the K8 core in the AMD Athlon 64 CPU
Cache Line
Cache存储数据是固定大小为单位的，称为一个Cache entry，这个单位称为Cache line或Cache block。给定Cache容量大小和Cache line size的情况下，它能存储的条目个数(number of cache entries)就是固定的。因为Cache是固定大小的，所以它从DRAM获取数据也是固定大小。对于X86来讲，它的Cache line大小与DDR3、4一次访存能得到的数据大小是一致的，即64Bytes。对于ARM来讲，较旧的架构(新的不知道有没有改）的Cache line是32Bytes，但一次内存访存只访问一半的数据也不太合适，所以它经常是一次填两个Cache line，叫做double fill。
CPU从Cache数据的最小单位是字节，Cache从Memory拿数据的最小单位（这里不讲嵌入式系统）是64Bytes，Memory从硬盘拿数据通常最小是4092Bytes。
替换策略
Cache里存的数据是Memory中的 常用 数据一个拷贝，Cache比较小，不可以缓存Memory中的所有数据。当Cache存满后，再需要存入一个新的条目时，就需要把一个旧的条目从缓存中拿掉，这个过程称为evict，一个被evict的条目称为victim。缓存管理单元通过一定的算法决定哪些数据有资格留在Cache里，哪些数据需要从Cache里移出去。这个策略称为 替换策略（replacement policy) 。最简单的替换策略称为LRU(least recently used)，即Cache管理单元记录每个Cache line最近被访问的时间，每次需要evict时，选最近一次访问时间最久远的那一条做为victim。在实际使用中，LRU并不一定是最好的替换策略，在CPU设计的过程中，通常会不段对替换策略进行改进，每一款芯片几乎都使用了不同的替换策略。
写入策略与一致性
CPU需要读写一个地址的时候，先去Cache中查找，如果数据不在Cache中，称为Cache miss，就需要从Memory中把这个地址所在的那个Cache line上的数据加载到Cache中。然后再把数返回给CPU。这时会伴随着另一个Cache 条目成为victim被替换出去。
如果CPU需要访问的数据在Cache中，则称为Cache hit。
针对写操作，有两种写入策略，分别为write back和write through。write through策略下，数据直接同时被写入到Memory中，在write back策略中，数据仅写到Cache中，此时Cache中的数据与Memory中的数据不一致，Cache中的数据就变成了脏数据(dirty)。如果其他部件（DMA， 另一个核）访问这段数据的时候，就需要通过 Cache一致性协议 (Cache coherency protocol)保证取到的是最新的数据。另外这个Cache被替换出去的时候就需要写回到内存中。
Cache Miss 与CPU stall
如果发生了Cache Miss，就需要从Memory中取数据，这个取数据的过程中，CPU可以执行几十上百条指令的，如果等待数据时什么也不做时间就浪费了。可以在这个时候提高CPU使用效率的有两种方法，一个是乱序执行（out of order execution)，即把当前线程中后面的、不依赖于当前指令执行结果的指令拿过来提前执行，另一个是超线程技术，即把另一个线程的指令拿过来执行。
L1/L2 Cache速度差别
L1 cache: 3 cycles
L2 cache: 11 cycles
L3 cache: 25 cycles
Main Memory: 100 cycles
L1/L2 Cache都是用SRAM做为存储介质，为什么说L1比L2快呢？这里面有三方面的原因：
1. 存储容量不同导致的速度差异
L1的容量通常比L2小，容量大的SRAM访问时间就越长，同样制程和设计的情况下，访问延时与容量的开方大致是成正比的。
2. 离CPU远近导致的速度差异
通常L1 Cache离CPU核心需要数据的地方更近，而L2 Cache则处于边缓位置，访问数据时，L2 Cache需要通过更远的铜线，甚至更多的电路，从而增加了延时。
L1 Cache分为ICache（指令缓存）和DCache(数据缓存）,指令缓存ICache通常是放在CPU核心的指令预取单远附近的，数据缓存DCache通常是放在CPU核心的load/store单元附近。而L2 Cache是放在CPU pipeline之外的。
为什么不把L2 Cache也放在很近的地方呢？由于Cache的容量越大，面积越大，相应的边长的就越长（假设是正方形的话），总有离核远的。
下面的图并不是物理上的图，只是为大家回顾一下CPU的pipe line。
另外需要注意的是这张图里展示了一个二级的DTLB结构，和一级的ITLB。
3. 制程不同的造成的速度差异
在实际设计制造时，针对L1/L2的不同角色，L1更加注重速度， L2更加注重节能和容量。在制程上这方面有体现，（但我不懂，。。。。）。在设计时，这方面的有体现：
首先， L1 Cache都是N路组相联的，N路组相联的意思时，给定一个地址，N个Cache单元同时工作，取出N份tag和N份数据，然后再比较tag，从中选出hit的那一个采用，其它的丢弃不用。这种方式一听就很浪费，很不节能。
另外，L2 Cache即便也是N路组相联的，但它是先取N个tag，然后比对tag后发现cache hit之后再把对应的数据取出来。由于L2是在L1 miss之后才会访问，所以L2 cache hit的概率并不高，访问的频率也不高，而且有前面L1抵挡一下，所以它的延迟高点也无所谓，L2容量比较大，如果数据和tag一起取出来，也比较耗能。
通常专家都将L1称为latency filter, L2称为bandwidth filter。
L3 Cache
L1/L2 Cache通常都是每个CPU核心一个（x86而言，ARM一般L2是为一个簇即4个核心共享的），这意味着每增加一个CPU核心都要增加相同大小的面积，即使各个CPU核心的L2 Cache有很多相同的数据也只能各保存一份，因而一个所有核心共享的L3 Cache也就有必要了。
L3 Cache通常都是各个核心共享的，而且DMA之类的设备也可以用。
由于L3 Cache的时延要求没有那么高，现在大家也要考虑不使用SRAM，转而使用STT-MRAM，或是eDRAM来做L3 Cache。
逻辑Cache和物理Cache
Cache在系统中的位置根据与MMU的相对位置不同，分别称为logical Cache和physical cache。
Logical Cache接受的是逻辑地址，物理Cache接受的是物理地址。
logical cache有一个优势就是可以在完成虚拟地址到物理地址的翻译之前就可以开始比对cache，但是有一个问题就是Cache 一致性还有cache eviction必须通过物理地址来做，因为多个虚拟地址可能对应同一个物理地址，不能保证不同的虚拟地址所以应的cache就一定不是同一份数据。为了解决这个问题，就不得不把物理地址也保存在为tag。这样tag要存的内容就增加了一倍。
相对而言，physical cache由于一开始就是物理地址，所以只需要存物理地址为tag，而不需要再保存虚拟地址为tag，看起来简单了很多。
其实总结起来，Cache的tag有两种作用：（1）对于N路组相联cache中，通过tag比对选择使用哪一路的数据，（2）决定cache hit还是miss。前者配合操作系统的情况下，虚拟地址就可以做到，比如说给虚拟地址和物理页配对的时候总是保证根据两者的某些位来选way的时候是一样的，而且前者不需要完全的正确，偶尔错一些是可以接受的，你可以先选出数据，默认是cache hit，然后拿着数据是计算，但后来通过物理tag比对时发现是miss的情况下，再无效掉这次计算，反正cache miss的情况下cpu本来也需要stall好多个cycle。后者则必须依靠物理地址才可以做到。这样一来，很多设计都把虚拟地址tag弱化为hint, 仅用于选哪个way。
又没写完了，心情不好，吐嘈一下，为什么有些人自己能力差无法跟上优秀的人节奏，一点都不感到羞愧，反而理直气壮的要求别人为他维持他自己的心理舒适区？
以下是后面接着写时需要参考的资料，大家也可以自己看看。
CPU cache - Wikipedia
https://faculty.tarleton.e/agapie/documents/cs_343_arch/04_CacheMemory.pdf
http://www.ecs.csun.e/~cputnam/Comp546/Putnam/Cache%20Memory.pdf
进一步阅读：
https://cseweb.ucsd.e/classes/fa14/cse240A-a/pdf/08/CSE240A-MBT-L15-Cache.ppt.pdf
http://www.ecs.csun.e/~cputnam/Comp546/Putnam/Cache%20Memory.pdf
https://ece752.ece.wisc.e/lect11-cache-replacement.pdf
http://www.ipdps.org/ipdps2010/ipdps2010-slides/session-22/2010IPDPS.pdf
Ⅹ 什么是L1缓存啊什么是L2缓存啊
二级缓存是CPU性能的体现，像以前的P4的CPU，二级缓存都为1M，现在双核心的为2M，之所有INTEL的CPU比AMD的CPU在制图，处理数据方面快得多的原因也正在此，AMD的二级缓存基本上只有INTEL的一半。二级缓存是在和内存之间读取数据的时候体现的，如果二级缓存不够，那大量的数据就会堆积在内存里进行运算，所以速度就会大大降低，相反，如果二级缓存够大，进入内存运算的数据就会相对的减少，所以二级缓存很重要，也是CPU的性能优越的指标。