① 学习verilog HDL必须学习c语言吗
也不一定啊！只是VHDL的很多原则是基于C语言的。学了C语言再学VHDL的话相对容易一些。
② verilog语言中=和<=的区别
这是一般的C语言都有的吧，，，，，，，前者是赋值、后者是比较的小于等于
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③ 学c语言和verilog以后的就业方向分别是什么，和单片机有什么关系
verilog 以后搞fpga（可编程门阵列）就是嵌入式开发；c语言就是搞单片机，可以从事电子行业的软件工程师，单片机程序可以用c来写，也可以用汇编，用c比较简单吧。
④ verilog hdl的模块和c语言的函数有何区别与联系
Verilog是硬件描述语言,模块或者function最后都会综合成实际的电路。
而C语言的函数，则是调用时才会转入函数执行。
联系就是两者目的都是提取公共模式，简化编程
⑤ 以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该
以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该？
希望做Verilog hdl方面的人指点迷津。
1.Verilog hdl方面工作前景怎么样？ 可以直接用人民币来衡量。
写verilog，说白了就是写RTL代码，基本可以做FPGA开发和IC设计验证，入行门槛比较高，但当然收入也是比较好的。如果用RMB的话，我在北京，基本月收入税前8000吧，我刚硕士毕业
2.做这方面的工作还需要学习哪些东西？
其他的知识，当然分深度和广度了。广度就是说，你需要对各种协议的东西，比如AMBA PCI等有所了解，最好知道点cmmb H264的知识，对工作更有帮助。在深度上，就是你描述电路的能力。（我不知道楼上是怎么想的，RTL代码怎么可能和C差不多，RTL代码都是always，都是并发的操作，而C是串行的，怎么可能一样？？记住，写RTL代码是在描述电路，不是在编程，永远要想到自己code描述出来是怎么样一个电路，切记）
3.如果可以。。 用个例子说明，工作时要做哪些事情，（很多东西分工不？）我希望用最快的速度学好然后找工作。
我做的是IC，也就是芯片设计，我只能说说我这个方面的。系统架构，这个由算法架构工程师做，我水平不够。当架构大致定下来，就你负责的模块，需要和其他模块负责人商量接口，考虑实现方法，同时得注意timing，不要code写好了，后端工程师根本就做不出来。code写好，还得验证，这又是一个行当，公司有专门做验证的工程师，专门的环境，针对basic的，corner的，critical情况做case，验证，还要跑很多random。做完这些，没问题了，做DFT，还得咋做，做综合，做后仿等，一环扣一环，反正硬件就是，经验积累多了，失败的多了，自然就牛了。。。呵呵
4.谢谢了，这关系个人前途。。。。
其他么，多看，多学，如果不做芯片设计，做FPGA开发，其实也差不多，手上最好有个开发板，多练练手，对了，我说的是数字前端哈，最好懂点模拟的知识，在出现问题的时候，方便debug，谢谢
有问题在联系哈，祝你成功~~~
⑥ verilog循环语句与C语言相比有什么特点
最大的特点是
（1）并行，各个模块电路同时工作。而软件总是一条条按先后执行的。
（2）时序逻辑由clock驱动。软件没有clock这一说。
（3）有的代码可以综合成电路，有的代码不可以综合成电路而只能仿真运行。
软件没有“综合”这一说。
从本质上讲，软件是在把事情一件一件地分解，然后交给计算机去做；而verilog是在描述电路，或者说是在“画”电路图，或者说是在“设计”电路。
⑦ FPGA的编程语言跟C语言有什么不同
学FPGA给我最大的体会就是它的编程语言是并行执行的，不像C语言那样一行一行的执行。verilog里面有个always语句，所有的always语句块全部并发执行，而always语句块内部是逐行执行的（前提是只是用阻塞赋值）。
verilog中没有中断的概念，而逐行执行指令的C语言却离不开中断。
学习verilog必须要掌握最基本的概念，像上面的阻塞赋值等等，新手都要经历这一关的，呵呵。
还有，verilog是始终离不开硬件，c语言中可以不限制循环次数，而verilog就不行，因为每循环一次就会增加FPGA内部资源的占用。
最后在说一点儿，verilog中有的语句不能被综合（Oh，什么是综合？，网络吧），像定义浮点的float就不可以，在编程时慎用。
好啦就说这些吧。。
⑧ 同时掌握C和verilog好就业吗
不一定，c主要用于编写一些软件，或者单片机；而verilog只能作为硬件设计。
两者各具优势，c既可以编写软件，也可以为硬件电路提供软体。而verilog在使用时，也是设计硬件电路的过程。如果是软件公司，那么verilog根本用不到。如果是嵌入式或者硬件开发公司，那么两者都有可能用到。这样你同时掌握c喝verilog会很有优势。
⑨ SystemC与Verilog的比较
System C是一种软/硬件协同设计语言,一种新的系统级建模语言。
研究表明，具有较高的抽象能力，同时能体现出硬件设计中的信号同步、时间延迟、状态转换等物理信息的语言，才能给工程师提供一个系统级设计的公共基础平台。在我们常用的设计语言中，C、C++ 和Java等高级编程语言有较高的抽象能力，但由于不能体现硬件设计的物理特性，硬件模块部分需重新用硬件描述语言设计，使得后续设计缺乏连贯性；而VHDL,Verilog最初目的并不是进行电路设计，前者是用来描述电路的，而后者起源于板级系统仿真，因此它们并不适合进行系统级的软件和算法设计，特别是现在系统中的功能越来越多的由软件来完成时。
SystemC既是系统级语言，也是硬件描述语言。《SystemC入门》介绍的是SystemC2.0标准，主要介绍SystemC有关硬件建模方面的语法特性，换言之，是介绍SystemC的RTI.可综合子集。其主要内存包括：SystemC数据类型、组合逻辑建模，同步逻辑建模、三态驱动器建模、常用的设计函数模型，测试平台的编写及系统级建模的功能等。随书附带l张光盘，内含《SystemC入门》所有例子的代码。《SystemC入门》所有例子都经SystemC2.0.1的验证。《SystemC入门》可作为想要了解和学习SystemC的设计工程师和系统工程师的参考书，也可用做大学讲授体系结构、数字设计或系统设计课程的教材。
你可以看看《systemc入门》这本书，很好的，介绍非常详细，而且里面有不少的图表介绍设计的流程。 其实最大的区别是SystemC对于系统架构的探索具有很有作用，但真正的RTL级电路设计，还是以VerilogHDL和VHDL为主的。
⑩ Verilog中“&&”和“&”的区别是什么
一、意思不同
1、&&：代表逻辑与。
2、&：代表与门运算(按位与)。
二、计算方式不同
1、&&：5'b10000 && 5'b10001 结果为1。
2、&：5'b10000 & b'b10001 结果为5'b10000。
(10)verilog与c语言的区别扩展阅读
Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言，C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。
一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。
另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。