❶ 什么是多模块存储器的低位交叉编址方式低位交叉编址如何提高存储性能
3.4.2多模块交叉存储器
1.存储器的模块化组织
一个由若干个模块组成的主存储器是线性编址的。
这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。
顺序方式：某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作，
通过增添模块来扩充存储器容量比较方便。但各模块串行工作，存储器的带宽受到了限制。
交叉方式：地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。连续
地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块
流水式并行存取，大大提高存储器的带宽。
2.多模块交叉存储器的基本结构
四模块交叉存储器结构框图演示
每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时
使用数据总线进行信息传递。这是一种并行存储器结构。
下面做定量分析：我们认为模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足
T=mτ （m=T/τ称为交叉存取度）
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m 个字所需的时间为
t1=T+(m-1)τ
而顺序方式存储器连续读取m个字所需时间为t2=mT.交叉存储器的带宽确实大大提高了。
m=4的流水线方式存取示意图如下
图3.31流水线方式存取示意图
【例4】 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期
T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少?
【解】
顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：
q=64位×4=256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7s;
t1=T+(m-1)=200ns+30ns=350ns=35×10-7s
顺序存储器和交叉存储器的带宽分别是：
W2=q/t2=256÷(8×10-7)=32×107［位/s］;
W1=q/t1=256÷(35×10-7)=73×107［位/s］
3.二模块交叉存储器举例
二模块交叉存储器方框图演示
DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。
如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。刷新周期是在RAS有效下
输入刷新地址，此地址指示的一行所有存储元全部被再生。A20—A3的18位地址用于模块中256K个存储字
的选择。A2用模块选择 ，连续的存储字交错分布在两个模块上，偶地址在模块0，奇地址在模块1。
DRAM存储器需要逐行定时刷新，而且,DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读
出信息予以充电再生。 这样，若CPU先后两次读取的存储字使用同一RAS选通信号的话，CPU在接收到第一
个存储字之后必须插入等待状态，直至前一存储字再生完毕才开始第二个存储字的读取。
无等待状态成块存取示意图演示
由于采用m=2的交叉存取度的成块传送，两个连续地址字的读取之间不必插入等待状态（零等待存取）。
❷ 多体交叉存储器
地址顺序存放（一个体存满后，再存入下一个体），故又有顺序存储之称。高位地址可表示体号，低位地址为体内地址。
高位地址：又称片选地址
串行工作：并没有提高访问速度，一个一个访问，读m个字仍需 m个周期时间
设存储周期为 T ，总线传送周期为 t ，交叉模数为m。
1、一个4体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200ns，在以下说法中，（ ）是正确的。
A. 在200ns内，存储器能向CPU提供256位二进制信息
B. 在200ns内，存储器能向CPU提供128位二进制信息
C. 在50ns内，每个模块能向CPU提供32位二进制信息
D. 都不对
解：对CPU来说，它可以在一个存取周期内连续访问4个模块，32位×4=128位。本题答案为B
2、采用4体并行低位交叉存储器，每个模块的容量是32K×16位，存取周期为400ns，在以下说法中， 是正确的。
A. 在0.1µs内，存储器能向CPU提供 2 6 位二进制信息
B. 在0.1µs内，存储器能向CPU提供 1 6 位二进制信息
C. 在0.4µs内，存储器能向CPU提供 2 6 位二进制信息
D. 都不对
解：400ns=0.4µs，16位×4=64位= 2 6 位。本题答案为C
3、多体并行方式有两种，其中高位交叉编址的多体存储器中，程序 ① 存放，而低位交叉编址的多体存储器中，程序 ② 。
解：本题答案为：① 按体内地址顺序 ② 连续存放在相邻体中。
采用多体交叉存储器时，主要由地址的低位部分来选择各个存储体。
采用多体交叉存储器时，当连续访问的存储单元位于不同的存储体时可获得较高的存取速度。
有M个存储体的低位交叉编址的多体存储器是采用模M编址方式
4、为了通过交叉访问提高存储系的访问速率，必须满足
5、一个4体低位交叉的存储器，假设存取周期为T，CPU每隔1/4存取周期启动一个存储体，试问依次访问64个字需多少个存取周期？
答：
本题中，只有访问第一个字需一个存取周期，从第二个字开始，每隔1/4存取周期即可访问一个字，因此，依次访问64个字需：
存取周期个数 =(64-1)×(1/4)T+T =（63/4+1）T =15.75+1 =16.75T
❸ 设某主存储器访问一次存储器的时间如下
（1）单字宽主存，读写周期=1+4+1=6个时钟周期，16个字共需16*6=96个时钟周期
（2）4字宽主存一次可读写4字，16个字需要四次，但最后一次读出还需要增加3个时钟周期才能将数据送到CPU，总共需要6*4+3=27个周期
（3）4体交叉存储，每个体访问四次，最后再加上3个时钟传输数据，总共需要6*4+3=27个时钟周期
❹ 关于计算机组成原理的交叉存储器问题
低位交叉多体并行存储器的特点 ：每个模块都有相同的容量和存取速度。其实就是从每个模块读取一个字是并行的，而从一个模块继续读取下一个字，才有时间间隔，这也就是为什么它的带宽比顺序存取大。总而言之，模块间并行，模块内部串行。
❺ 四体低位交叉存储器
地位交叉存储器是并行输出的，即连续读取4个字只需要一个存储周期，传送这四个字需要四个总线传送周期，而第一个字在存储周期内已经送到总线上并由总线传送了，而另外3个字则需要在存储周期结束后再等3个总线周期故200+3*50
❻ 关于存低位交叉存储的问题请教 版主
题目求的是最大带宽，应该考虑最好的情况。最好的情况就是所有的存储周期都是50ns。
❼ 2008年嵌入式系统设计师下午题
顺序方式：某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。但各模块串行工作，存储器的带宽受到了限制。
交叉方式：地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。
答案：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：
q=32位×4=128位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7s
t1=T+(m-1)=200ns+30ns=350ns=3.5×10-7s�
顺序存储器和交叉存储器的带宽分别是：
W2=q/t2=128÷(8×10-7)=16×107〔位/s〕
W1=q/t1=128÷(3.5×10-7)=36.5×107〔位/s〕
参考:http://www.jju.e.cn/jsj/download/jsjzc/lljx/3_4_2.html
❽ 计算机带宽问题
信息总量： q = 64位 ×4 =256位
顺序存储器和交叉存储器读出4个字的时间分别是：
t2 = m T = 4×200ns =8×10 –7 (s)
t1 = T + (m – 1)τ = 200 + 3×50 = 3.5 ×10 –7 (s)
顺序存储器带宽是：
W1 = q / t2 = 32 ×107 （位/ S）
交叉存储器带宽是：
W2 = q / t1 = 73 ×107 （位/ S）
❾ 计算机组成原理题目
1．A．浮点 B.指数 C.对阶
2．A.并行 B.空间并行 C.时间并行
3．A.先进后出 B.寄存器 C.存储器
4．A.资源 B.数据 C.控制
5．A.优先级 B.公平 C.总线控制
6．A.刷新 B.显示 C.显示 D.图形
二．（1）证：当x≥0时，x0=0,
[x]补=0. x1x2…xn =xi2-i = x
当x＜0时，x0=1,
[x]补=1. x1x2…xn=2+x
x=1. x1x2…xn-2= -1+0. x1x2…xn= -1+xi2-i
综合上述两种情况，可得出：x= -x0 +xi2-i
（2）证：因为 x= -x0+ xi2-i ，所以
x/2= -x0/2 + (xi2-i)/2=-x0+ x0/2 + (xi2-i)/2=-x0+xi2-(i+1)
根据补码与真值的关系则有：[x/2]补= x0. x0x1x2…xn
由此可见，如果要得到[2-i x]补，只要将[x]补连同符号位右移i位即可。
三．解：根据给定条件，所设计的8位字长定点补码运算器如图A2.3所示。
2片74181ALU组成8位字长的通用ALU部件，以实现加、减运算和多种逻辑操作。4片74LS374组成了四个通用寄存器R0－R3，该器件输出带有三态门控制，从而使R0－R3的输出可以连接在一起组成总线ABUS。2片74LS373可用作两个8位暂存器（A和B），以便将总线ABUS上的数据分时接收到其中以进行＋、－、×、÷及逻辑运算。由于加减法、逻辑运算与乘法或除法是互斥性的操作（进行加减和逻辑运算时不能进行乘法或除法，反之亦然），所以暂存器A和B可以公用，即进行乘除法时输入数据可取自A和B。
部件ALU,MUL和DIV的输出需加三态输出缓冲器后才能接到总线ABUS上。其中MUL输出应为双字长，但为了保持8位字长一致，可作近似处理（截去低8位字长）。
BBUS总线的输出可以送入R0－R3任何一个通用寄存器。
BBUS
M→BBUS ALU→BBUS D→BBUS
S0 M
S1 ALU
S2 +1
S3
A B A B A B
G→A G→B
ABUS
LDR0 LDR1 LDR2 LDR3
图A2.3
四．解：存储器和交叉存储器连续读出m=4个字的信息总量都是
q = 64位 × 4 =256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是
t2 = mT = 4 × 200ns =800ns = 8 × 10 -7 (S)
t1 = T + (m–1)t =200ns + 3×50ns = 350ns = 3.5 × 10-7 (S)
顺序存储器带宽 W2 = q/t2 = 256 / (8×10-7 ) = 32 × 107 (位/S)
交叉存储器带宽 W1 = q/t1 = 256 / (3.5×10-7 ) = 73 × 107 (位/S)
不知道正确不正确
❿ 4体低位交叉存储器每隔1/4周期启动一个存储体,访问64个字需要多少周期
4体低位交叉的存储器的总线传输周期为τ，τ=T/4，依次访问64个字所需时间为:
t=T+(64-1) τ=T+63T/4=16.75T
课后答案，你能看懂不。