⑴ 芯片的可靠性测试
姓名：李沈轩 学号：20181214373 学院：广研院
【原文链接】 芯片可靠性介绍 - 知乎 (hu.com)
【嵌牛导读】本文介绍了芯片的可靠性测试
【嵌牛鼻子】可靠性测试
【嵌牛提问】怎样的芯片算得上好的芯片？什么是芯片的可靠性测试？
【嵌牛正文】
芯片的好坏，主要是由市场，性能和可靠性三要素决定的。首先，在芯片的开发前期，需要对市场进行充分调研，才能定义出符合客户需求的SPEC；其次是性能，IC设计工程师设计出来的电路需要通过designer 仿真，DFT电路验证，实验室样品评估，及样品出货前的FT，才能认为性能符合前期定义的要求；最后是可靠性，由于经过测试的芯片只能保证客户在刚拿到样品的时候是好的，所以还需要进行一系列应力测试，模拟客户端一些严苛使用条件对芯片的冲击，以评估芯片的寿命及可能存在的质量风险。
芯片的使用寿命根据浴盆曲线（Bathtub Curve），分为三个阶段，第一阶段是初期失效： 一个高的失效率。由制造，设计等原因造成。第二阶段是本征失效： 非常低的失效率，由器件的本征失效机制产生。第三个阶段： 击穿失效，一个高的失效率
浴盆曲线
可靠性实验就是通过施加应力，绘制出芯片的生命周期曲线，以便客户能在安全的范围内使用。
芯片在不同阶段要做的可靠性如下图所示：
对于新产品的可靠性来说，wafer，封装，包装和量产阶段的可靠性通常由对应的晶圆厂/封测厂把控，与旧产品之间的差异不大。新产品的可靠性需要重点关注的就是成品测试阶段的可靠性实验，下面针对这些可靠性实验进行简单介绍。
加速环境应力测试——主要考验产品封装的可靠性
PC(precondition)
评估芯片在包装，运输，焊接过程中对温度、湿度冲击的抗性，仅对非封闭的封装（塑封）约束。模拟焊接过程高温产生内部水汽对内部电路的影响，是封装可靠性测试前需要进行的测试。
HAST(Highly Accelerated Stress Test)
芯片长期存储条件下，高温和时间对器件的影响。仅针对塑封，分为带偏置（hast)和不带偏置uhast的测试，UHAST需要提前PC处理
TC(temperature cycling)
检测芯片是否会因为热疲劳失效，TC也需要提前PC处理
高低温交替变化下机械应力承受能力，可能导致芯片永久的电气或物理特性变化
HTSL(High temperature storage life test）
长期存储条件下，高温和时间对器件的影响，HTSL不需要做PC预处理
加速寿命模拟测试——主要考验产品电气可靠性
HTOL(High Temperature Operation Life)
主要用于评估芯片的寿命和电路可靠性，可以用2种方式进行测试：DFT测试模式和EVA板测试模式。
ELFR(early fail)
早期寿命失效率，需要的样本量比较大
EDR(nonvolatile memory write/erase enrance, data retention and operational life test)
非易失性存储器耐久实验，仅针对包含该性能的芯片才需要验证
电气特性确认测试——主要考验产品的电气可靠性
HBM(Human-Body Model)
模拟人体带电接触器件放电发生的静电放电模型
CDM(Charged Device Mode)
模拟器件在装配、传递、测试、运输及存储过程中带电器件通过管脚与地接触时，发生对地的静电放电模型
LU(latch up)
要是针对NMOS、CMOS、双极工艺的集成电路。测试正/反向电流和电源电压过压是否会对芯片产生锁定效应的测试。
任何一颗IC芯片，除了设计，流片，封装测试外，必须进行以上所述的可靠性验证。正常完成一批可靠性实验需要至少两个月的时间，而厂家至少需要测试3批次的可靠性才算将产品可靠性验证完成；此外，可靠性测试很多测试项需要在第三方实验室进行测试，测试板，测试座及测试费用都是一笔不小的开销。因此，可靠性测试可以称得上是一项耗时耗财的大工程。然而，正因为其测试项多，覆盖面广，所以才能保证客户使用的芯片足够可靠。因此，可靠性测试也是芯片生命周期中不可或缺的一部分。
⑵ 芯片工作原理
芯片的工作原理是：将电路制造在半导体芯片表面上从而进行运算与处理的。
集成电路对于离散晶体管有两个主要优势：成本和性能。成本低是由于芯片把所有的组件通过照相平版技术，作为一个单位印刷，而不是在一个时间只制作一个晶体管。
性能高是由于组件快速开关，消耗更低能量，因为组件很小且彼此靠近。2006年，芯片面积从几平方毫米到350 mm²，每mm²可以达到一百万个晶体管。
数字集成电路可以包含任何东西，在几平方毫米上有从几千到百万的逻辑门、触发器、多任务器和其他电路。
这些电路的小尺寸使得与板级集成相比，有更高速度，更低功耗（参见低功耗设计）并降低了制造成本。这些数字IC，以微处理器、数字信号处理器和微控制器为代表，工作中使用二进制，处理1和0信号。
(2)晶圆级磁存储器件测试扩展阅读：
在使用自动测试设备（ATE）包装前，每个设备都要进行测试。测试过程称为晶圆测试或晶圆探通。晶圆被切割成矩形块，每个被称为晶片（“die”）。
每个好的die被焊在“pads”上的铝线或金线，连接到封装内，pads通常在die的边上。封装之后，设备在晶圆探通中使用的相同或相似的ATE上进行终检。测试成本可以达到低成本产品的制造成本的25%，但是对于低产出，大型和/或高成本的设备，可以忽略不计。
晶圆的成分是硅，硅是由石英沙所精练出来的，晶圆便是硅元素加以纯化（99.999%），接着是将这些纯硅制成硅晶棒，成为制造集成电路的石英半导体的材料，将其切片就是芯片制作具体所需要的晶圆。晶圆越薄，生产的成本越低，但对工艺就要求的越高。
⑶ 当前计算机内存储器使用的是什么材料
晶圆
由于是晶体材料，其形状为圆形，所以称为晶圆。衬底材料有硅、锗、GaAs、InP、GaN等。由于硅最为常用，如果没有特别指明晶体材料，通常指硅晶圆。
在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能的集成电路产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。
(3)晶圆级磁存储器件测试扩展阅读
经常会看到有些以尺寸表示的晶圆厂，如12英寸晶圆厂，8英寸晶圆厂。12英寸指的是晶圆的直径，差不多相当于300mm，晶圆尺寸越大，制造难度越高，切割的出来的芯片也会更多。随着芯片尺寸越来越小，一块晶圆上可以切割出数千个芯片。
12英寸目前是市场的主流，将近七成的晶圆产能为12英寸，8英寸的产能逐渐减少。接下来就是包括光刻，制作晶体管，晶圆切割，测试，封装等一系列复杂工序，最后得到芯片成品。
⑷ 半导体厂商如何做芯片的出厂测试
封装之后的测试不熟，有FT、SLT等，具体不详，yield map一类，以前在fab的时候，看到的是结果，具体测法不详，说一下fab芯片制造完成之后的测试吧。
1，出厂必测的WAT，wafer acceptance test，主要是电性能测试，每一类晶体管的参数，电压电容电阻等，每一层金属的电阻，层间的电容等，12寸厂的晶圆抽测9颗样点，均匀分布在整个wafer上，答主熟悉的55nm技术，每一个样点上必测70~120个参数，整片wafer测完约需要10~15分钟，设备主要是安捷伦和东电的；
2，在晶圆制造过程中监测膜厚、线宽等，膜厚是13点，线宽是9点；
3，光学镜头芯片还会测试wafer的翘曲度、整体厚度值，要配合后端芯片的再制备；
4，在测试芯片（非生产性正常检测）的时候，还会测试NBTI、TDDB、GOV等；
5，其他根据芯片特性的测试。