1. 画出该存储器的组成逻辑框图
按大小来看，一共需要16块DRAM芯片，将每四块分为一组，形成32位的数据宽度，根据该储存容量大小一共需要16位地址线（可以根据储存容量除以数据宽度来确定）。将地址线的低14位作为全部DRAM芯片的地址，然后将高2位作为组片选信号，即选择各组输出的32位数据。
2. 基于图结构应用《编码，译码器》的设计与实现 这个毕业设计应该从什么思路下手啊～～计算机专高手请指点
基于FPGA的HDB3码编译码器设计
电子机械论文
目 录
摘 要 I
Abstract II
第1章 绪论 1
1.1 HDB3码简述 1
1.2 FPGA和其设计方法 2
1.2.1 FPGA/CPLD简介 2
1.2.2 FPGA设计方法 3
1.3 VHDL设计技术 4
1.3.1 VHDL简介 4
1.3.2 利用VHDL语言设计硬件电路的方法 5
1.4 本文所做的工作内容安排 6
第2章 HDB3码编译原理 8
2.1 HDB3码的编码原理 8
2.2 HDB3码的译码原理 8
第3章 HDB3数字信源 10
3.1 数字信源单元 10
3.2 HDB3编码单元 12
3.2.1 用CD22103A芯片实现 14
3.2.2 用VHDL建模实现 16
第4章 HDB3译码器实现方法分析 25
第5章 HDB3译码器的FPGA实现 26
5.1 HDB3译码器的FPGA设计流程 26
5.2 HDB3译码器设计的总体框图 26
5.3 双单极性变换模块 27
5.4 译码功能模块的设计 28
5.4.1译码模块的VHDL设计 28
5.4.2 译码模块的原理图设计 31
5.5 误码检测模块设计 32
5.6 位同步提取模块设计 33
5.6.1 鉴相器模块的设计 34
5.6.2 滤波器的设计 35
5.6.3 数控振荡器的设计 36
5.7 简易显示模块 38
第6章 Max-plusⅡ与HDB3译码器的仿真 39
6.1 MAX-PLUSⅡ简述 39
6.1.1 功能简介 39
6.1.2 设计流程 39
6.1.3 设计步骤 40
6.2 系统仿真与调试 41
6.2.1 编码部分仿真结果 41
6.2.2 译码模块仿真结果 41
6.2.3 误码检测模块仿真结果 41
6.2.4 位同步提取模块仿真结果 42
结束语 44
参考文献 45
致 谢 46
附录A 译码器总图 47
附录B 锁相环总图 48
附录C 滤波器电路图 49
基于FPGA的HDB3码编译码器的设计
摘 要：HDB3 码是基带传输系统中常用的码型。本设计是基于 EMP7128设计的一个完整的 HDB3 码的编译码器。给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形。本设计中编码器部分用了专用集成芯片CD22103和VHDL建模两种方法来实现。译码器中除了包含有译码的电路外，还包含有单双极性转换，误码检测和位同步提取等功能。双单极性变换的作用是使得双极性的 HDB3 码能够进入 CPLD，同时易于做数字逻辑分析。其中的位同步提取功能是利用超前滞后型数字锁相环从编码序列中提取出位同步信号，并把该信号作为译码部分的时钟。位同步模块中最为关键的一步是在 CPLD 实现若干个上升沿触发数字单稳。总体来说，该编译码器具有外围电路简单，工作稳定，抗干扰能力强等特点。此实现方法具有硬件设计简单、运行速度快、成本低等优点。同时由于CPLD可重复编程的特点，可以对它进行在线修改，便于设备的调试和运行。此编译码器已经过实际测试，运行稳定可靠，可用于实际电路中。
关键词：HDB3码；FPGA；编译码器；位同步
HDB3 Encoder Decoder Based on FPGA
Abstract: HDB3 code is the commonly used code in the transmission system . It is an intact HDB3 encoder and decoder designed on the basis of EMP7128 to originally design. This paper presents the circuit diagram of hardware design, the flow of software design and the simulated waveform of HDB3 encoder and decoder. The encoder is designed on the basis CD22103A and VHDL language. Also include single polarity to bipolar conversion besides including the circuit of the decode in this design, code measured by mistake , and location synchronized signals picked out. The function that vary bipolar to one polarity makes ambipolar HDB3 code can introce to CPLD and make digital logic analysis easy. Location among them draw function to utilize digital phase locking ring proce the synchronous signal in the location to draw from code array in step, and regard this signal as the clock of the part of the decoder. To location synchronous mole the most crucial one is to realize several rise along touch off digital form steady in CPLD. On the whole, this encoder and decoder has simple outside circuit, works steadily and better anti-interference ability. The method has the advantages of simple hardware design, high speed and low cost. In addition, since CPLD can be reprogrammed, it can be repaired online, thus making it convenient to debug and run the equipment. Testing shows that this encoder and decoder has stable performance and therefore can be applied to circuitry.
Keywords: HDB3 code; FPGA; Encoder and Decoder; Location sychronized
第1章 绪论
1.1 HDB3码简述
现代通信借助于电和光来传输信息，数字终端产生的数字信息是以“1”和“0”两种代码（状态）位代表的随机序列，他可以用不同形式的电信号表示，从而构造不同形式的数字信号。在一般的数字通信系统中首先将消息变为数字基带信号，称为信源编码，经过调制后进行传输，在接收端先进行解调恢复为基带信号，再进行解码转换为消息。在实际的基带传输系统中，并不是所有电波均能在信道中传输，因此有基带信号的选择问题，因此对码型的设计和选择需要符合一定的原则。当数字信号进行长距离传输时，高频分量的衰减随距离的增大而增大，电缆中线对之间的电磁辐射也随着频率的增高而加剧，从而限制信号的传输距离和传输质量，同时信道中往往还存在隔直流电容和耦合变压器，他们不能传输直流分量及对低频分量有较大的衰减，因此对于一般信道高频和低频部分均是受限的。对于这样的信道，应使线路传输码型的频谱不含直流分量，并且只有很少的低频分量和高频分量。其次，传输码型中应含有定时时钟信息，以利于收端定时时钟的提取，在基带传输系统中，定时信息是在接收端再生原始信息所必需的。一般传输系统中，为了节省频带是不传输定时信息的，必须在接受端从相应的基带信号中加以提取。再次，实际传输系统常希望在不中断通信的前提下，能监视误码，如果传输码型有一定的规律性，那么就可以根据这一规律性来检测传输质量，以便做到自动监测，因此，传输码型应具有一定的误码检测能力。当然，对传输码型的选择还需要编码和解码设备尽量简单等要求，但以上的几点是最主要的考虑因素。
HDB3码又叫三阶高密度双极性码，是基带电信设备之间进行基带传输的主要码型之一。该码具有以下特点：
(1) 无直流分量，且低频分量也很少：其功率谱密度也与AMI码类似，其方波中丰富的高频分量同样被消除了。
(2) 由于引入取代节，因而解决了AMI码在连‘0’过长时提取位定信号的困难。
(3) 具有内在检错能力。
由此可见，HDB3码是一种优良码，目前广泛应用于基带传输的接口码。
3. 什么叫选线法什么叫译码法
微处理器地址分配的方法通常有两种:线选法和译码法.
线选法
所谓线选法, 就是直接以系统的地址线作为存储器芯片的片选信号, 为此只需把用到的地址线与存储器芯片的片选端直接相连即可.
译码法又分全译码法和部分译码法
全译码法
全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码.
采用全译码法,每个存储单元的地址都是唯一的,不存在地址重叠,但译码电路较复杂,连线也较多.
全译码法可以提供对全部存储空间的寻址能力.当存储器容量小于可寻址的存储空间时,可从译码器输出线中选出连续的几根作为片选控制,多余的令其空闲,以便需要时扩充.
部分译码法
部分译码法是将高位地址线中的一部分(而不是全部)进行译码,产生片选信号.
该方法常用于不需要全部地址空间的寻址能力,但采用线选法地址线又不够用的情况.
采用部分译码法时,由于未参加译码的高位地址与存储器地址无关,因此存在地址重叠问题.
当选用不同的高位地址线进行部分译码时,其译码对应的地址空间不同.
例6-2
CPU地址总线为16位,存储器由4片容量为8KB的芯片构成时,采用部分译码法寻址32KB.
此外，还有混合译码法，该法是将线选法与部分译码法相结合的一种方法.该方法将用于片选控制的高位地址分为两组,其中一组的地址(通常为较低位)采用部分译码法,经译码后的每一个输出作为一块芯片的片选信号;另一组地址则采用线选法,每一位地址线作为一块芯片的片选信号.例如,当CPU地址总线为16位,存储器由10片容量为2KB的芯片构成时,可用混合译码法实现片选控制,图3-17给出了采用该方法的结构示意图.
显然,采用混合译码法同样存在地址重叠与地址不连续的问题.
4. 设计一个用64K*1位的芯片构成256K*16位的存储器，画出组织结构图。
用64个存储芯片组成，每16个为一组，每组中的芯片将片选信号都接一起，每一组就等效为一个64K*16的存储芯片，分为4组，每组芯片的片选信号都接在一个四分之一译码器的输出端。18根地址线的0－15位接芯片并联进行片内寻址，16－17接译码器进行片选。
64个芯片图太复杂了，我不好画。
5. 微机原理 存储器扩展&译码器，有一些疑惑！
1:低位址也有进入6264中，那个A0～A12就是
2:memr跟memw是8086系统对外的读取信号
3:圆圈代表低电平输出，6264有两个片选，一个高电平，一个低电平，两个搭配可以组成很多的组合，在这里高电平就直接接5伏，低电平从A18获得
6. 在对存储器芯片进行片选时，全译码方式、部分译码方式和线选方式各有何特点
若cpu的寻址空间等于存储器芯片的寻址空间，可直接将高低位地址线相连即可，这种方式下，可用单条读写指令直接寻址，寻址地址与指令中的地址完全吻合。
若cpu的寻址空间大于存储器芯片的寻址空间，可直接将高低位地址线相连即可，cpu剩余部分高位地址线，这种方式下，可用单条读写指令直接寻址，未连接的地址线在指令中可以以0或1出现，即有多个地址对应每个存储器空间，可在指令中将这些位默认为零。
若cpu的寻址空间小于存储器芯片的寻址空间，可将其它io口连接剩余存储器高位地址线，寻址前，需设置好这些io口。
当存在多片存储器，且希望节省cpu的io口时，需要外加译码电路。比如说，存储器地址线为13根，共8片存储器，可用74ls138连接cpu的高3位地址线，74ls38的8位输出分别连接8片存储器，读写时，寻址地址与指令中的地址完全吻合。
上一种情况中，若希望简化外围电路，也可用其余端口的8个io分别连接8片存储的片选，其寻址方式与第三种情况类似。
7. 在存储器的内部结构中,译码器的作用是
在存储器的内部结构中,译码器的作用是？简单讲，编译器就是将“一种语言（通常为高级语言）”翻译为“另一种语言（通常为低级语言）”的程序。一个现代编译器的主要工作流程：源代码 (source code) → 预处理器 (preprocessor) → 编译器 (compiler) → 目标代码 (object code) → 链接器 (Linker) → 可执行程序 (executables)
高级计算机语言便于人编写，阅读交流，维护。机器语言是计算机能直接解读、运行的。编译器将汇编或高级计算机语言源程序（Source program）作为输入，翻译成目标语言（Target language）机器代码的等价程序。源代码一般为高级语言 (High-level language)， 如Pascal、C、C++、Java、汉语编程等或汇编语言，而目标则是机器语言的目标代码（Object code），有时也称作机器代码（Machine code）。
对于C#、VB等高级语言而言，此时编译器完成的功能是把源码（SourceCode）编译成通用中间语言（MSIL/CIL）的字节码（ByteCode）。最后运行的时候通过通用语言运行库的转换，编程最终可以被CPU直接计算的机器码（NativeCode）。
中文名
编译器
外文名
Compiler
别称
译码器
表达式
源代码→预处理器 → 编译器 → 目标代码
提出者
葛丽丝·霍普
8. 用rom做译码器，说明该如何去做
ROM的电路结构主要包括三部分：地址译码器，存储矩阵，输出缓冲器。如图24-1-2所示。
ROM的结构图
图中地址译码器有n个输入，它的输出W0、W1、……、Wn-1共有N=2n个，称为字线(或称选择线)。字线是ROM矩阵的输入，ROM矩阵有M条输出线，称为位线。字线与位线的交点，即是ROM矩阵的存储单元，存储单元代表了ROM矩阵的容量，所以ROM矩阵的容量等于W×D。输出缓冲器的作用有两个，一是能提高存储器的带负载能力，二是实现对输出状态的三态控制，以便与系统的总线联接。
ROM的工作原理
图24-1-3是一个说明ROM结构和工作原理的电路，ROM矩阵的存储单元是由N沟道增强型MOS管构成的，MOS管采用了简化画法。它具有2位地址输入码，即4条字线W0、W1、W2、W3，有4位数据输出，即4条位线D0、D1、D2、D3，共16个存储单元。地址译码器相当最小项译码器，其输入A1、A0称为地址线。二位地址代码A1A0能给出4个不同的地址。每输入一个地址，地址译码器的字线输出W0~W3中将有一根线为高电平，其余为低电平。即
当字线W0~W3某根线上给出高电平信号时，都会在位线D3~D0四根线上输出一个4位二进制代码。输出端的缓冲器不但可以提高带负载能力，还可以将输出的高、低电平变换为标准的逻辑电平。如果作为输出缓冲器的反相器是三态门，还可以通过使能端
实现对输出的三态控制。
(a) ROM存储矩阵 (b) ROM矩阵中一条字线的分解图
图24-1-3 MOS 管ROM矩阵字线和位线关系
图24-1-3中4×4=16个存储单元，即跨接在字线和位线上的MOS管，MOS管的栅极接字线，源极接地。MOS管是否存储信息用栅极是否与字线相连接来表示，如果MOS管存储信息，该MOS管的栅极与字线连接，该单元是存“1”；如果该MOS管不存储信息，则栅极与字线断开，该单元是存“0”。根据图24-1-2，例如，当输入一个地址码[A1A0]=00时，字线W0被选中（高电平），其他为低电平，则该字线上信息就从相应的位线上读出，[D3D2D1D0]=0101。ROM全部4个地址内的存储内容见表24-1中。
当给定地址代码后，经译码器译成W0~W3中某一字线上的高电平，使接在这根字线上的MOS管导通，并使与这些MOS管漏极相连的位线为低电平，经输出缓冲器反相后，在数据输出端得到高电平，输出为1。将图24-1-3(a)中与位线D0相连的各字线的有关部分画在图24-1-2(b)中，显然
每一个逻辑式是一个或门，即位线与字线间的逻辑关系是或逻辑关系，位线与地址码A1、A2之间是与或逻辑关系。最小项译码器相当一个与矩阵，ROM矩阵相当或矩阵，整个存储器ROM是一个与或矩阵。
ROM存储器的两个矩阵一般与矩阵是不可编的，而或矩阵是可编的。编程时一般要通过专门的编程器，采用一定的编程工具软件进行，以决定存储单元的MOS管是否接入。不过存储单元上使用的MOS管是一种特殊的MOS管，将在下面介绍。
集成只读存储器
在集成只读存储器中，最常用的是EPROM，EPROM有2716、2732、2764、27158等型号。存储容量分别为2k×8、4k×8、8k×8、16k×8个单元，(型号27后面的数字即为以千计的存储容量)。下面以EPROM2716为例说明它的六种工作方式，见表24-2。它管脚引线如图24-1-4所示，共有24个管脚，除电源(VCC)和地(GND)外，A10～A0为地址译码器输入端，数据输出端有8位，既它有211条字线，8条位线，存储容量为211×8。
是
为低电平起作用片选端，
等于高电平时2716为高阻，与总线脱离，芯片不工作。PD/PGM为低功耗与编程信号，其作用是在两次读出的等待时间内降低器件的功率损耗，既当PD/PGM为“1”时，输出为高阻。在编程时需要在PD/PGM端加编程脉冲，同时要在电源端加较高的编程电压。
EPROM擦除需专用设备，写入时需要较高的电压，更改存储的数据不太方便。而E2PROM在写数据时不需要升压，用电擦除所需时间也很短（几十毫秒），型号如2815/2816和58064等。
EPROM2716管脚图
9. 在外部扩展多片程序储存器时,比较译码法和线选法优缺点
在外部扩展多片程序储存器时,译码法采用译码器造片，这样，多片储存器的地址是连续的。无重叠地，无空地址，属于全地址存储空间。
而线选法可以省掉一片译码器，但地址有重叠现象，地址不连续，而且存在空地址。所以，线选法不适合多片程序存储器，只适合数据存储器。