❶ 关于quartus时序约束方法
占空比约束没问题 不写也可以 缺省就是50%
虽然都是用于pin的约束 tsu/th和offset不是一回事（offset是io的数据和时钟的延迟 tsu/th是芯片里的dff的数据和时钟的延迟关系 不考虑clock skew的话 应该满足offset+tsu+delay <= T） 如果是registered-in/registered-out的设计 没必要加tsu/th约束了
原则上讲hold time不需要设的 这就是工艺的一个参数 选择了器件以及环境条件以后 工具自然获取了该参数
不管哪个厂家的fpga 肯定hold violation都少于setup violation的
如果出现这种情况 一般都是时钟有问题 查一下clk是否使用了全局时钟资源 再查一下TimeQuest选项Common Clock Path Pessimism Removal是否使能
❷ 大家的altera时序约束都怎么做的
在Altera的quartusII下，添加*.sdc文件，使用TQ时序约束器来进行时序验证，具体的语法可以参照altera网站的叙述以及例子工程
❸ 刚接触quartusII玩FPGA的菜鸟提问：我在书上看的综合之前除要有设计输入外，还要有时序约束和管脚分配，但
可以不用加。时序可以通过菜单Assignment->Timing Analasys Settings来设，也可以直接修改工程约束文件（扩展名为.qsf）
在设计时，如果不指定管脚约束好时序约束，软件将自动分配管脚，并且按照能综合出的最快的频率来处理。
❹ quartus 不同时钟域怎么约束
set_false_path或者set_clock_groups
❺ quartus时钟约束不满足怎么处理
占空比约束没问题 不写也可以 缺省就是50% 虽然都是用于pin的约束 tsu/th和offset不是一回事（offset是io的数据和时钟的延迟 tsu/th是芯片里的dff的数据和时钟的延迟关系 不考虑clock skew的话 应该满足offset+tsu+delay
❻ 请问下 QUARTUS 里 时序约束的那些参数 是哪里去找参数通过公式计算出的呢
金士顿窄版可能没有正常的体质强
FSB：DRAM 是CPU外频与内存频率的比值
DDR800 内存的频率就是400
一般主板就认定四百了，主板一般不会让内存频率高于四百的，所以你超频以后，主板出于对内存的保护就把内存频率降下来了
比值是多少只是告诉你一个比例公式而已，并不代表快慢
答案补充
这是你的内存是800就只能到八百啦~超过八百就是内存超频了
❼ Quartus II 怎么利用已有的TCL脚本 配置管脚
在工程文件下，重命名就好，命名为顶层文件名。不懂得可以追问，因为我也不知道你自己的TCL文件是否有问题
❽ 哪位好心的大侠教我如何编写fpga中具体项目的时序约束文件SDC吗
点击timequest,再依次点击左边tasks里面的create timing netlist,read sdc file, update timing netlist.
然后点击上面的菜单constraints－create clock
clock name :随便添
period: 时钟周期（25MHz则对应40ns)
rising和falling是用来改变占空比的，一般点空比为50%，默认值，所以不填。
targets: 选右边的browns,collection 选get_pins中25MHz对应的模块的clk端口。可以多选。
然后OK，再回到create clock里选run。
再点击timequest里tasks里的write sdc file...
则写完sdc文件了。
❾ quartus II的时序约束和程序优化主要依靠哪些设置
速度不是靠时序约束出来的，它是检查你的设计（代码设计）能不能达到你想要的要求，有没有违反规则，然后去修改。要想提高速度，还是先培养写代码的能力吧，如流水线设计等。。希望能帮到你