① IC设计前端到后端的流程和eda工具
IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
前端设计的流程及使用的EDA工具例如以下：
1、架构的设计与验证：依照要求，对总体的设计划分模块。
架构模型的仿真能够使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。
2、HDL设计输入：设计输入方法有：HDL语言（Verilog或VHDL）输入、电路图输入、状态转移图输入。
使用的工具有：Active-HDL，而RTL分析检查工具有Synopsys的LEDA。
3、前仿真工具（功能仿真）：初步验证设计是否满足规格要求。
使用的工具有：Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。
4、逻辑综合：将HDL语言转换成门级网表Netlist。综合须要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标
准；逻辑综合须要指定基于的库，使用不同的综合库，在时序和面积上会有差异。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真。
使用的工具有：Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。
5、静态时序分析工具（STA）：在时序上，检查电路的建立时间（Setuptime）和保持时间（Hold time）是否有违例（Violation）。
使用的工具有：Synopsys的Prime Time。
6、形式验证工具：在功能上，对综合后的网表进行验证。经常使用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参
考，对照综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描写叙述的电路功能。
使用的工具有：Synopsys的Formality
1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是
Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包含物理库、时序库及网表库
,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有
时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Desi
gn Exchange Format）文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,
时序约束文件 SDC 是一样的,Pad的定义文件--tdf , .tf 文件 --technology file,
Foundry厂提供的标准单元、宏单元和I/O Pad的库文件 就与FRAM, CELL view, LM view
形式给出(Milkway 参考库 and DB, LIB file)
2. 布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/OPad预先给出了位
置,而宏单元则依据时序要求进行摆放,标准单元则是给出了一定的区域由工具自己主动摆放
。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都确定
下来了。假设必要 在自己主动放置标准单元和宏单元之后, 你能够先做一次PNA(power netw
ork analysis）--IR drop and EM .
3. Placement -自己主动放置标准单元。布局规划后,宏单元、I/O Pad的位置和放置
标准单元的区域都已确定,这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Ph
ysical Compiler),PC依据由综合给出的.DB文件获得网表和时序约束信息进行自己主动放置标
准单元,同一时候进行时序检查和单元放置优化。假设你用的是PC +Astro
那你可用write_milkway, read_milkway 传递数据。
4. 时钟树生成(CTS Clock tree synthesis) 。芯片中的时钟网络要驱动电路中所
有的时序单元,所以时钟源端门单元带载非常多,其负载延时非常大而且不平衡,须要插入缓
冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要重复几次才可
以做出一个比较理想的时钟树。---Clock skew.
5. STA 静态时序分析和后仿真。时钟树插入后,每一个单元的位置都确定下来了,
工具能够提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。
SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文
件传递给前端人员做后仿真。对Astro 而言,在detail routing 之后,用starRC XT 参
数提取,生成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。
6. ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题,
对电路和单元布局进行小范围的修改.
7. Filler的插入(padfliier, cell filler)。Filler指的是标准单元库和I/O P
ad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O P
ad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计须要。
8. 布线(Routing)。Global route-- Trackassign --Detail routing--Routing
optimization 布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可
靠绝缘的电性能约束的条件下,依据电路的连接关系将各单元和I/O Pad用互连线连接起来
,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度
可以最小。--Timing report clear
9. Dummy Metal的添加。Foundry厂都有对金属密度的规定,使其金属密度不要低
于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而减少电路的
性能。添加Dummy Metal是为了添加金属的密度。
10. DRC和LVS。DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,
width),它也包含天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进
行比较,来保证流片出来的版图电路和实际须要的电路一致。DRC和LVS的检查--EDA工具
Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC
check commands.
11. Tape out。在全部检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传
递给Foundry厂进行掩膜制造
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② 要成为一名前端IC工程师应掌握哪些知识
实际上hdl只是最基本的技能 随便哪个工科学生想要搞懂语法都不是难事 只有加深对电路本身的理解才算是实质上的提高
你还没毕业 暂时不用放很多精力到hdl和eda tool的使用 基本掌握一种语言即可（推荐verilog 比vhdl更流行） 现在还是学好专业课最关键 电路的一些基础课永远都很重要 即使你毕业后去面试 考题很多还是那些加法器与非门异或门之类的
IC设计的一些基本概念以及相关应用是必须清楚的 例如同步异步、竞争冒险、建立保持时间等等
此外 fpga应用越来越广泛 应该有一定了解
PS 想做IC设计 能读研究生还是读研究生 无论是理论还是应用都会有巨大的优势
③ ic design 芯片设计的流程是怎么样的
根据个人掌握的知识，写写自己的理解。前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
1.规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2.详细设计
Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3.HDL编码
使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4.仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
仿真验证工具 Synopsys的VCS。
5.逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表（netlist）。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）
逻辑综合工具Synopsys的Design Compiler。
④ 以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该
以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该？
希望做Verilog hdl方面的人指点迷津。
1.Verilog hdl方面工作前景怎么样？ 可以直接用人民币来衡量。
写verilog，说白了就是写RTL代码，基本可以做FPGA开发和IC设计验证，入行门槛比较高，但当然收入也是比较好的。如果用RMB的话，我在北京，基本月收入税前8000吧，我刚硕士毕业
2.做这方面的工作还需要学习哪些东西？
其他的知识，当然分深度和广度了。广度就是说，你需要对各种协议的东西，比如AMBA PCI等有所了解，最好知道点cmmb H264的知识，对工作更有帮助。在深度上，就是你描述电路的能力。（我不知道楼上是怎么想的，RTL代码怎么可能和C差不多，RTL代码都是always，都是并发的操作，而C是串行的，怎么可能一样？？记住，写RTL代码是在描述电路，不是在编程，永远要想到自己code描述出来是怎么样一个电路，切记）
3.如果可以。。 用个例子说明，工作时要做哪些事情，（很多东西分工不？）我希望用最快的速度学好然后找工作。
我做的是IC，也就是芯片设计，我只能说说我这个方面的。系统架构，这个由算法架构工程师做，我水平不够。当架构大致定下来，就你负责的模块，需要和其他模块负责人商量接口，考虑实现方法，同时得注意timing，不要code写好了，后端工程师根本就做不出来。code写好，还得验证，这又是一个行当，公司有专门做验证的工程师，专门的环境，针对basic的，corner的，critical情况做case，验证，还要跑很多random。做完这些，没问题了，做DFT，还得咋做，做综合，做后仿等，一环扣一环，反正硬件就是，经验积累多了，失败的多了，自然就牛了。。。呵呵
4.谢谢了，这关系个人前途。。。。
其他么，多看，多学，如果不做芯片设计，做FPGA开发，其实也差不多，手上最好有个开发板，多练练手，对了，我说的是数字前端哈，最好懂点模拟的知识，在出现问题的时候，方便debug，谢谢
有问题在联系哈，祝你成功~~~